请问DDR2时钟、地址和DQS线长度的相互关系

violet_vvv · 发表于 2008-1-22 11:39

简单的说就是CMD参考到每一片memory chip的CLK，而DQS则是参考到这个CLK，最后是每一小组的8根数据线还有dqm线参考到DQS

hispeed · 发表于 2008-1-22 13:47

OK，这里面学问真是不少，非常感谢各位，现在layout已经完成，等产品出来，一定重谢各位。

amao · 发表于 2008-3-18 22:11

想超频就使它们等长（有效窗口变大），一般就不用太注意（50mil-100mil）都可以。可以通过环回时钟调试。

mzsuper · 发表于 2008-3-21 21:40

如果你没有用专用chip补偿的话,我觉得你还是看每个chip guideline，amd和intel就不一样，因为amd集成的内存控制器，而intel则在北桥里，
intel也因为平台不同，package length和算法不同

szkalwa · 发表于 2008-3-22 00:21

谢谢各位高手￣￣，目前也在做ddr案子。。。

may · 发表于 2008-3-23 19:47

去啃DESIGN GUIDE去

1_home · 发表于 2010-1-27 15:43

讲的太好了，十分感慨

jang2lin · 发表于 2011-7-28 17:22

有谁有DESIGN GUIDE吗？上传一份看下吧谢谢！

wjzter · 发表于 2011-7-28 17:43

DQS参考CLK，CLK一般为差分，DQ 8位一组参考对应DQS，DQS组内等长比较宽，其他没啥，之间误差按速率可以自己算的
地址要求一般会高点，全部等长，挂的ddr多了，还要仿真下拓扑，常见的两片一般T型，另外什么cke之类的也要加进去，实在不懂参考ddr的手册，上面都会写很清楚的

cccccc32 · 发表于 2011-8-26 16:09

wjzter 发表于 2011-7-28 17:43 % y' E; o& V. j- [. W
DQS参考CLK，CLK一般为差分，DQ 8位一组参考对应DQS，DQS组内等长比较宽，其他没啥，之间误差按速率可以自己 ...

到处都能看到牛人留下的痕迹，这里牛人更多！！！！！！

ai小叶 · 发表于 2012-4-17 14:05

牛人很多啊！受益匪浅

babadashagua · 发表于 2012-4-17 16:12

只能飘过

yejialu · 发表于 2012-4-27 17:56

布线考量时序和SI方面就可以了。

lililu · 发表于 2012-7-25 17:59

有哪位高手画过DDR3的PCB，指教一下，

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