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[仿真讨论] DDR3_DQS0_P不是单向的么?是只由控制器产生的信号吧?

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发表于 2016-4-20 01:53 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 zsuhh 于 2016-4-20 01:55 编辑
8 b9 `1 \9 Z  C5 s) L) h( i
) f& ~$ L3 ]' Y为什么在Hyperlynx DDRx Wizard的仿真中, 会出现由DDR3到控制器的仿真结果, 还fail掉了,如下图:
2 E& ~! X) O( a# q. M + @' n' r" T' |, d2 d* @! s' M

" c5 r+ H$ z7 \2 Q! V同一行的错误定位在:
' ~- R2 _4 C) j0 M# s0 @; D- ^ 8 w: f! X1 \% J9 p) a& c/ @
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发表于 2016-4-20 08:12 | 只看该作者
dqs/dq有write和read cycle
6 j: U& f: _4 h3 M/ Z7 |源同步一定要有strobe和data才行。
7 B, z. m% h+ h! J% r, ^! x不要把strobe和clk搞混了。clk是只能input给dram。
# y, [  ~/ h; o( [. d. d- Pwrite下dqs to clk时序要求为tdss tdsh3 R$ U5 l# t3 F) z* D8 f4 u
read下 dqs to clk时序要求为tdqsck( H1 d1 l' w9 t% X! `- ^3 `
新年伊始,稳中求胜

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 楼主| 发表于 2016-4-20 12:01 | 只看该作者
完了,我那个仿真fail的问题,是不是影响很大?
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