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[仿真讨论] DDR3 跑1600M 差分CLK有最短走线长度要求吗?如最短600mil

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发表于 2015-10-28 17:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如题9 _, D. H( _* _. }' I1 `6 o. F
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发表于 2015-10-28 17:42 | 只看该作者
可能會有問題,但不是必然,與 DQS 有關係,也與 DDR3 Controller 有關。

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发表于 2015-10-28 19:51 | 只看该作者
高速信号的传输线都有最短走线问题,因为传输线太短,阻抗不连续,会在这段不连续上来回反射,这样信号质量会比较差,线长大于500mil以上,反射回来的信号会在这段线上损耗掉,不会来回反射。

点评

现在是走线CLK只有420mil的样子,但包括pin delay的话有600mil以上,不知道这样符不符合要求。手册上是600-1400mil  详情 回复 发表于 2015-10-28 20:28

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 楼主| 发表于 2015-10-28 20:28 | 只看该作者
Coziness_yang 发表于 2015-10-28 19:510 d4 t+ a+ h* V$ {
高速信号的传输线都有最短走线问题,因为传输线太短,阻抗不连续,会在这段不连续上来回反射,这样信号质量 ...
1 R3 L9 ^! M* @. t) h
现在是走线CLK只有420mil的样子,但包括pin delay的话有600mil以上,不知道这样符不符合要求。手册上是600-1400mil- j6 G* N* l. V+ }$ Y: N

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我所说的500mil是从信号的角度来分析,因为传输线太短会引起信号的来回反射。  详情 回复 发表于 2015-10-30 20:59

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发表于 2015-10-29 09:12 | 只看该作者
有最短要求。根据controller和ddr共同决定。
8 W: Q, _; L0 [: X% b! e你要满足时序要求,太短了对其他走线设计有很大难度,如,dqs,dq,addr,cke,csb难以做到合理的长度差,特别是两颗以上走菊花链的addr。
7 f" m5 Y7 d0 |! T7 y# W2 s同时你还要考虑散热以及电容摆放的位置,所以600mil以上会是一个不错的选择。这个600mil不包括pin delay。

点评

这个是单片的ddr,所以线长是满足要求的,电容散热评估了下应该也ok  详情 回复 发表于 2015-10-29 10:00
新年伊始,稳中求胜

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 楼主| 发表于 2015-10-29 10:00 | 只看该作者
cousins 发表于 2015-10-29 09:12
5 A7 j3 V+ v$ [5 i) Q5 ^. E( K0 O! d有最短要求。根据controller和ddr共同决定。  W% ]# d9 D+ }8 D. b
你要满足时序要求,太短了对其他走线设计有很大难度,如,dqs ...

* y- q8 I& Z- i6 S* ~7 _0 E这个是单片的ddr,所以线长是满足要求的,电容散热评估了下应该也ok
, {7 X3 ^7 D, A; E- @

点评

满足线长要求就可以。 那么clk你只要满足design guide 的要求就没有问题。 说句题外话:即使你不满足design guide的线长,只要做了仿真,确定时序裕量没问题,就不用担心。 至于ddr3的反射,振铃,单颗DDR,有合适  详情 回复 发表于 2015-10-29 10:06

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发表于 2015-10-29 10:06 | 只看该作者
qingshanke 发表于 2015-10-29 10:00/ w2 j# z6 i( Q  g
这个是单片的ddr,所以线长是满足要求的,电容散热评估了下应该也ok
0 S: `  t- ?$ B7 m9 e
满足线长要求就可以。. s, g+ g6 t/ f% n
那么clk你只要满足design guide 的要求就没有问题。$ ^$ z% ]* c2 F! D5 y) U
说句题外话:即使你不满足design guide的线长,只要做了仿真,确定时序裕量没问题,就不用担心。
" R9 i' T8 k9 ]7 ~4 Z( a+ v至于ddr3的反射,振铃,单颗DDR,有合适的odt不会有很大的问题5 v) M4 |6 D% N/ I# {' G

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保险起见,还是绕到600mil以上吧。。。  详情 回复 发表于 2015-10-29 12:17
新年伊始,稳中求胜

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 楼主| 发表于 2015-10-29 12:17 | 只看该作者
cousins 发表于 2015-10-29 10:06
- G9 K' c5 J9 n+ e( f% d满足线长要求就可以。& q. h! h# O! ]! v
那么clk你只要满足design guide 的要求就没有问题。* e/ n  M) _6 e: T( ]% ~: H
说句题外话:即使你不满足de ...

) @: C0 t7 K4 V& n! e: M, |; A8 N保险起见,还是绕到600mil以上吧。。。6 I9 |' E9 u- `8 C2 C% w

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发表于 2015-10-30 20:59 | 只看该作者
qingshanke 发表于 2015-10-28 20:28' @& }" K' J/ ?, k9 C8 T1 q
现在是走线CLK只有420mil的样子,但包括pin delay的话有600mil以上,不知道这样符不符合要求。手册上是60 ...

' U, V2 f- G( R! _我所说的500mil是从信号的角度来分析,因为传输线太短会引起信号的来回反射。

点评

為什麼 "传输线太短会引起信号的来回反射 " [/backcolor]呢?[/backcolor]你確定你這樣的想法正確嗎? 會反射是因為阻抗不匹配,而不是互連線的長短。 短的互連線反而比較不會有信號完整性問題,樓主的短走線  详情 回复 发表于 2015-10-31 08:21

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Coziness_yang 发表于 2015-10-30 20:59  v/ n$ A( y4 V
我所说的500mil是从信号的角度来分析,因为传输线太短会引起信号的来回反射。

' s) C" ]$ i/ U) d5 |$ V1 q! Z為什麼 "传输线太短会引起信号的来回反射 "  呢?你確定你這樣的想法正確嗎?1 o& t! g  q- l2 V
- j( Z% k7 h: A" z0 e

6 o; I/ c- j" F' K3 ?+ i會反射是因為阻抗不匹配,而不是互連線的長短。
* F5 k6 ~* F) ^9 W' W; _& F短的互連線反而比較不會有信號完整性問題,樓主的短走線設計
3 {9 ~# n0 m+ ?  G8 s8 k1 @( r- v若會出問題則是時序方面的問題,不是传输线反射的問題。
& X, e3 M+ I: r3 d0 Q  u3 ~3 n9 }$ j; ]8 t
- K0 d; c' b; v# i" h) b5 |3 z

9 G) ?0 D$ h- b

) v/ y+ w- }3 s9 i' E3 {
$ @/ D: g! L/ y1 P6 n1 M. W) Y, `

点评

由于连接器处阻抗必然不连续,那么信号会在CPU与连接器处来回反射,如果线长太短,从连接器反射回来的信号没有损耗掉,继续从CPU端反射到连接器端,这样就会形成二次反射,但是线长够长的话,信号从连接器端反射到CP  详情 回复 发表于 2015-10-31 18:54

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发表于 2015-10-31 18:54 | 只看该作者
Head4psi 发表于 2015-10-31 08:21- F3 u. V3 \* X* V" A6 b
為什麼 "传输线太短会引起信号的来回反射 "  呢?你確定你這樣的想法正確嗎?$ @. O. ?0 Q% ?3 Y- U# ?9 N
...
1 t# F& \5 m3 _: y( J& Y0 ~, Q
由于连接器处阻抗必然不连续,那么信号会在CPU与连接器处来回反射,如果线长太短,从连接器反射回来的信号没有损耗掉,继续从CPU端反射到连接器端,这样就会形成二次反射,但是线长够长的话,信号从连接器端反射到CPU的路径上被损耗掉了,那么就不会再形成二次反射。
7 |/ X8 w% x! F- x$ f7 }之前可能没有讲得太清楚。
/ t1 y2 P) R7 d* C/ d

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其实线长小于五分之一信号上升沿时,反射会淹没在下一次信号上,反而看不到反射了。而且二次反射或者说振铃只要有一端匹配了就不存在了。所以其实你所说的线长损耗的情况是不存在的,插损是损耗不掉反射的。  发表于 2015-11-1 18:05
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