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EDA365电子工程师网»技术社区 › 电子技术社区 › SI/PI仿真论坛 › 求大神指点DDR3的DQS问题
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[仿真讨论] 求大神指点DDR3的DQS问题

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雪狼007

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发表于 2015-4-13 16:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 雪狼007 于 2015-4-13 16:56 编辑
, c2 |" e" g8 i2 `4 h0 J% x; |& b) M7 g: E" X" _, W1 V0 e
在读数据时，DDR生成DQS向CPU发送，以高低电平的中点为触发点，上下沿为分割点# X7 a+ m) \- }; a5 s5 B
在写数据时，CPU生成DQS向DDR发送，以上下沿为触发点，高低电平的中点的分割点
/ W% O% h9 E* b& F$ t% ~* |, H这二句应该怎么理解呢？第一句到时可以理解，因为数据和DQS同步生成，且与时钟同步。% z% _; J/ p; x0 W3 z, P5 X
第二句就理解不了，觉得CPU怎么确定生成DQS的时间呢，生成的DQS和时钟同步吗
3 h* u; ?' U% e. P" Z: j1 a还有理解不了源同步的意思，求大神通俗明白的讲解。
/ h8 U: H2 Q/ \, F; b( b$ U
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 楼主| 发表于 2015-4-15 12:01 | 只看该作者
百度到的，换个理解方式，哈哈，终于理解了
& |' w; W. T# H) Z0 v1 _# d2 c1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memory
  t+ J0 c1 y1 O7 z& V9 T6 tcontroller-〉Memory
1 \9 c- i3 T/ ~- b2.对于Data (DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样 ，# _, e- z* d- c3 D( z  w$ `
即当Write命令时 数据方向为Memory controller-〉Memory Module，DQS相对于DQ为
, X, e8 m& Q/ @& ^0 ~+ h/ Xcenter align，当Read命令时数据方向为Memory Module -〉Memory controller， DQS相对
# {$ z5 @- C! I- G于DQ为edge align，在Memory controller端会对DQS或者DQ作一个90度的相位偏移。
* n2 b4 P( }2 o
9 T. p. P9 _( Y  e2 N  ^

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发表于 2015-4-13 16:54 | 只看该作者
问题呢？007

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雪狼007
不好意思，刚才没写好就失误发表了  详情 回复 发表于 2015-4-13 17:09

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cousins

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发表于 2015-4-13 16:55 | 只看该作者
不管是读还是写，数据建立是以AC门限，数据保持是以DC门限来触发。4 A7 K: O3 T: i4 Z% I/ L8 k
你所说的是理想的分析，不是实际测试的结果，也不是ddr寄存器建立保持的时间。
新年伊始，稳中求胜

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cousins

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发表于 2015-4-13 17:06 | 只看该作者
同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
: ^) ]  e6 f$ \) k3 r: S当然实际设计过程中DQ，DQS都可以做delay，只要满足DQS触发给与足够的建立保持时间就可以。
1 S7 @/ H4 S; g# o2 K4 x; xDQS与时钟在源触发器的地方是同步的。

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雪狼007
呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了  详情 回复 发表于 2015-4-15 11:56
雪狼007
我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？  详情 回复 发表于 2015-4-14 12:42

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 楼主| 发表于 2015-4-13 17:09 | 只看该作者
shark4685 发表于 2015-4-13 16:54
+ q9 ^9 ?2 M& \6 _问题呢？007
+ a$ @# |  b- A! o
不好意思，刚才没写好就失误发表了# y9 q. i, g7 R5 l" @" F1 S% J$ s1 u6 e

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雪狼007

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 楼主| 发表于 2015-4-14 12:42 | 只看该作者
cousins 发表于 2015-4-13 17:06. Z7 J9 o7 ?- I) E, s
同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。1 }! i* B: Z5 j5 E9 s4 a, P2 a
当然实际设计过程中DQ，DQS都 ...
( p7 m3 Y7 \- o$ N8 G( G4 U! F
我现在是理解到CPU读DDR了，可不可以把CPU写DDR看成DDR向CPU读呢，只不过不是DDR启动提出来的DQS还是向数据，时钟同步生成的，只不过到了DDR的时候，由于走线长度等原因不同步了呢？
! k9 @( {, C* G9 Y& Q$ |6 Q) u0 M

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雪狼007

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 楼主| 发表于 2015-4-15 11:56 | 只看该作者
cousins 发表于 2015-4-13 17:06
  z+ {' V4 l/ g同一个DQ触发器发出同步信号，DQS经过delay line与DQ构成触发，就是源同步。
) g1 ]+ H' a" }& s2 `当然实际设计过程中DQ，DQS都 ...

1 Y+ _) O% g3 S& J" s& D, R/ O呵呵，以前没做过高速数字电路，大神的话理解不到塞，努力百度了一个，终于明白了, V9 k- z, @1 Q  E  |

系统时序基础理论.pdf

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ang629

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发表于 2015-5-21 08:01 来自手机 | 只看该作者
楼主好资料。下来学习一下

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