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楼主: maxswellyqp
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[Ansys仿真] siwave v4.0 仿真中断求助

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 楼主| 发表于 2015-2-13 13:28 | 只看该作者
cousins 发表于 2015-2-12 21:33
4 Q# N2 l) W2 M/ A$ j8 ?在siwave layer setup里面
: @# B8 u. o5 T
hi  cousins,你好,我发现现在还是有点问题,我之前跑过仿真是在没有额外添加 plane情形下,
+ Q; e" M0 D( L1 j0 Y" F由于我做的是  电源 网络 s参数仿真,我把电源和 地  pin 在 TOP 层和 SOLD-BOT层都做了 pin group处理,4 }, G0 ^# E1 h
由于 TOP层都是 Pad,没有 trace 或者 plane,或者 VIA,仿真提示在 TOP 层定义的 port 被忽略了 ,6 @/ q6 Y& l& x0 V
于是我在 TOP 层 人为加上了 矩形metal,就有了  plane 属性了 ,这时候重新进行电源网络 s 参数仿真,8 b7 \4 m" Z4 I7 N, V( b
就失败了 。 v5 版本在 30%进度时候停止,  v4报出错误还是以前那样。
  Q1 N" x) M. m就是因为简单在 TOP 层人为加上两个 矩形 metal,就产生这么大的差别,请问还是哪里没有弄好吗?
$ e2 F' e& v, w0 ~! y2 z望回复,非常感谢!
& e# F4 h- h* I% G' _& G
( f! f: K8 X# ~; U3 |

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发表于 2015-2-13 16:28 | 只看该作者
maxswellyqp 发表于 2015-2-13 11:29# E9 q; o/ M7 d: L6 }+ R
cousins,你好,感谢你的引导,终于搞定了,。
7 N$ f' V0 x$ A不过不是因为 siwave layer stack中没有 做 fill 操作, ...
2 Q4 H* n/ w3 w$ E
option里没有信号是正常的。option识别的是非plane的网络7 i, N3 n1 g2 |1 ?
删除via的plane你直接在allegro里把约束管理设置下重新铺铜就好。0 n3 k5 F& ^6 C% O' E; Z- y
port即使没有plane也是可以识别到的。SIwave还可以用来做射频的s参数提取,trace同样识别得到。没有识别到时因为你+/-都要接触到导体  不能有空的,你自己检查下。2 l' L' L7 K1 A, A

* R8 ?5 L( u/ U/ K: y6 X
新年伊始,稳中求胜

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 楼主| 发表于 2015-2-15 15:51 | 只看该作者
maxswellyqp 发表于 2015-2-13 11:29
0 M- r- e  N) o9 u. t% |+ Ycousins,你好,感谢你的引导,终于搞定了,。* P5 v/ y# F% n3 p1 A0 l
不过不是因为 siwave layer stack中没有 做 fill 操作, ...

+ B' r) l8 j8 y1 h- ?% khi  cousins,你好,我在家里电脑也安装了 siwave 5.0,不过家里电脑 siwave 5.0 可以正常仿真,而公司安装siwave 5.0 无法仿真通过,总是 停在 30%, 两个安装包一样,系统也都是 xp sp3, siwave 文件也相同,0 Z: h+ n% b: j# A( _9 V& B" I+ C
结果却大为不同,好神奇,好迷惘,不知道你有什么建议么?
0 G# [# |/ v$ j+ {2 a9 }) G$ r/ N
' \" J$ f# y! Y+ [1 K另外我上次遇到 port 被忽略情形, 我在家里那台电脑上,确实仅在 TOP 层的 pad 上加了 矩形metal,9 o5 J" j+ k  u7 v! w( Q  k+ F% l4 t% K% w
就可以识别到 TOP 层的 port了,仿真顺利。
' y; ^: x+ T$ L* \0 Q' i- Z: t6 G  n6 f
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