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楼主: maxswellyqp
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[Ansys仿真] siwave v4.0 仿真中断求助

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 楼主| 发表于 2015-2-13 13:28 | 只看该作者
cousins 发表于 2015-2-12 21:334 X% Z/ \: @/ V# R
在siwave layer setup里面

* m. ?- Y4 ^% n. Whi  cousins,你好,我发现现在还是有点问题,我之前跑过仿真是在没有额外添加 plane情形下,
4 b. [6 E; ?  ^- Y9 V由于我做的是  电源 网络 s参数仿真,我把电源和 地  pin 在 TOP 层和 SOLD-BOT层都做了 pin group处理,
/ O, R( S2 j1 u- K# R" W0 W' L由于 TOP层都是 Pad,没有 trace 或者 plane,或者 VIA,仿真提示在 TOP 层定义的 port 被忽略了 ,
. p4 X8 Y8 e. Z于是我在 TOP 层 人为加上了 矩形metal,就有了  plane 属性了 ,这时候重新进行电源网络 s 参数仿真,
, l+ A, E$ ?6 R& r- T( Z! J' V就失败了 。 v5 版本在 30%进度时候停止,  v4报出错误还是以前那样。
: b, X, H8 ]( M3 O6 @6 U就是因为简单在 TOP 层人为加上两个 矩形 metal,就产生这么大的差别,请问还是哪里没有弄好吗?
* d3 g: h( J7 e1 n  ^3 p望回复,非常感谢!# P; v, A9 i# W
  p! E* W+ ]  z5 F- S

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发表于 2015-2-13 16:28 | 只看该作者
maxswellyqp 发表于 2015-2-13 11:29
0 s' K. P$ F, Kcousins,你好,感谢你的引导,终于搞定了,。3 S: T! M6 a5 H# P) @4 F
不过不是因为 siwave layer stack中没有 做 fill 操作, ...
# U9 r8 r! f; E6 Z
option里没有信号是正常的。option识别的是非plane的网络8 [* A* e: n9 F4 c0 E, I
删除via的plane你直接在allegro里把约束管理设置下重新铺铜就好。& z6 A3 U/ K7 a
port即使没有plane也是可以识别到的。SIwave还可以用来做射频的s参数提取,trace同样识别得到。没有识别到时因为你+/-都要接触到导体  不能有空的,你自己检查下。
, w/ g" A# X' a- ~+ n9 d% u5 J, Z% E2 a  z8 K* X& P" z
新年伊始,稳中求胜

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 楼主| 发表于 2015-2-15 15:51 | 只看该作者
maxswellyqp 发表于 2015-2-13 11:29
, s4 h, w: @: k# z$ Ucousins,你好,感谢你的引导,终于搞定了,。8 S) ^* S# B! i2 C4 E9 @5 O
不过不是因为 siwave layer stack中没有 做 fill 操作, ...

- P+ R8 R1 n* f2 `hi  cousins,你好,我在家里电脑也安装了 siwave 5.0,不过家里电脑 siwave 5.0 可以正常仿真,而公司安装siwave 5.0 无法仿真通过,总是 停在 30%, 两个安装包一样,系统也都是 xp sp3, siwave 文件也相同,) N0 h' Z( p. L
结果却大为不同,好神奇,好迷惘,不知道你有什么建议么?, D  }! I# G! w, ]' D9 l) W4 \+ [& t
8 R) E7 K$ M$ j! e! P% [
另外我上次遇到 port 被忽略情形, 我在家里那台电脑上,确实仅在 TOP 层的 pad 上加了 矩形metal,
: p2 e7 o; m  S5 `! M; [就可以识别到 TOP 层的 port了,仿真顺利。$ D+ T% ~) ^! v8 [
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