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一个具体问题:组合逻辑在CPLD中的现象

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发布时间: 2014-6-7 15:19

正文摘要:

请教大家一个实际问题:4 l+ E: I4 e  i5 S DS[1:0]是CPLD的两个输入信号,经过如下代码锁存:6 H6 ?6 j5 k' {  `" `4 D 2 o* o+ O+ g5 t: V- p always @(posedge Clk or negedge nReset) ...

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zgq800712 发表于 2014-6-10 08:11
本帖最后由 zgq800712 于 2014-6-10 08:32 编辑 # Y+ o: P+ B% x8 a# n5 V* ]
' `) k- ~" M1 R' c, X
. A; g% c& R+ k# {7 v, w
signaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1;0 v* Z# ^+ `" |. ]; G% U4 r; r2 L
先确认下你的信号频率有多高,10ns级别? 测试方法对吗?
- ~8 I  k0 o3 N/ G4 ]2 e! e* ~
  ?( \  y1 [: `, |看样子你的示波器应该不错,不是我那种坑爹的示波器。100M的带宽最多看看20M差不多,50M完全正弦。如果是泰克的话还是有方波的样子。1 X, ]9 u6 M( u9 F# J) I, C. N1 z
zgq800712 发表于 2014-6-9 13:49
你这个CLK是有源晶振 或 PLL的时钟吧?7 e" x# r: b# W8 ]- |* E' T
你先把异步信号DS打2次DFF,在把它送到NDSX。& K' k8 n- x- C/ Y4 O
reg[3:0] DS_Q
, N  |5 S  V& w, X( T. Jalways(posedge CLK or...)" S: k: ^% G8 X0 j7 w/ |' y
...( f* m9 l, Q2 N
else6 M/ _$ l$ m) B$ ^% I! E: l
begin/ M: [. F8 Q: k& \
DS_Q[3:2]<={DS_Q[2],DS[1]};4 p$ h/ V2 @  k/ ?1 g1 ^
DS_Q[1:0]<={DS_Q[0],DS0]};! y2 y/ B6 y+ Z1 |  Q0 n5 |6 V
end% T( U7 \% h  ]% M3 z0 Y
-----------------------------------------
3 Z, E3 p9 P/ N. L把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置,探头环路面积是不是合适。就按最近接地和最小环路测下波形,还是这样吗? 还是得话应该和CODE没有关系。8 U1 C. c& y2 g; f! }

% P) S: q7 c6 r8 ~! ~2 F那在看看PCB设计,VCCIO的滤波电容?
' S8 l) r6 C& u% j4 p' E" K
+ W; J( _! C* r3 o, N0 a对了你把时基看看。下拉多少时间?ns级别?
) C: [5 M  J$ v% t7 b1 z
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