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DDR3時鐘匹配

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发布时间: 2014-1-9 14:02

正文摘要:

請問大家,DDR3的差分時鐘的匹配是怎樣的,看過不同的電路路,各有各的說法。

回复

isaac2429 发表于 2014-6-28 10:26
飞雪逐青 发表于 2014-6-27 11:17
: ~  v1 I* J# r7 h9 a) u! n, A用什么仿真软件比较好!

# A7 e* @3 U/ e- K是个时域的仿真软件都可以··最简单容易上手的当然是hyperlynx
飞雪逐青 发表于 2014-6-27 11:17
isaac2429 发表于 2014-1-9 15:16
4 J6 \) k2 P" j6 O看情况而定的。9 e4 c  L/ `1 O6 ?
源端匹配有:
5 ?5 ]  l( y. `3 [+ T/ C2 ]单根并联22ohms左右的电阻。这样会拉低信号幅值但是可以减少反射。
0 C2 ]% c6 b9 p
用什么仿真软件比较好!
ZM218wri 发表于 2014-2-22 23:39
这个图用100欧?应该是50欧啊
有所不为 发表于 2014-1-9 15:16
匹配有阻抗匹配和时序匹配。阻抗匹配,首先时钟线走线要控制好差分阻抗,通常100欧,再就是会有匹配电路,一般都是末端匹配,如你图中的阻容器件需放到链路的末端。对于时序匹配首先同对两根线要做等长,时钟和地址、数据线的时序关系要看芯片资料来定,不同芯片之间会有些差别
isaac2429 发表于 2014-1-9 15:16
看情况而定的。" D0 r6 H8 `( X, p
源端匹配有:' Y1 N: I6 ?( b. I6 Q
单根并联22ohms左右的电阻。这样会拉低信号幅值但是可以减少反射。/ u* M! ~0 D1 o; q# W
两线间并联100ohms电阻。这样会拉低信号幅值但是可以减少反射。
' v3 r6 _7 E2 B& M并联容抗为100ohms的电容。不拉低幅值,稍微减缓上升时间,减少反射。" |8 L1 d4 K; @% {) @( e3 P
末端匹配有:8 h0 w& ^4 z. u+ {/ [$ o
T型匹配,pai型匹配,还有图中这种T型的变种。很多。$ Y! R4 |7 \, `
最简单的就是两线之间并联100ohms电阻或者单根50ohms电阻上啦到VTT。
9 N# J0 Q1 E% T, K0 e/ H; ~
; M& [" h2 K& s* {7 \  V6 y, X根据驱动器的驱动能力仿真得到的结果比较靠谱。
isaac2429 发表于 2014-1-9 15:12
有很多种。其实说白了就是源端匹配,末端端接。
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