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发表于 2013-10-17 19:52
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本帖最后由 suicide915 于 2013-10-17 19:58 编辑
/ h2 u. ?& d: O; G- n0 o' K: g) p. h3 I5 K" G9 H; Y$ ]9 X" c8 \# T6 O
# D) x: r* l4 [9 ]" Z
高位数据线和部分地址线
' g/ ^& a9 `$ J" d 低位数据线和部分地址线5 u$ X) O8 ?, l' f5 E0 c
地址、时钟和控制8 g, |' K6 z- j- v
地址、时钟和控制
7 I4 g* E+ X9 j, H地址、时钟和控制
) n) h6 y `9 E, r, {# O. D按照大家的指导 画了两片的DDR3
8 z" H* u! J4 A& F6 G$ B9 V等长是U到B,地址、时钟、控制等长,长度1520mil,误差10mil
/ V5 M3 O A t" CB到A,地址、时钟、控制等长,长度530mil,误差10mil6 u" ~+ L$ E' V/ G; G; k" F
两片DDR的数据全部等长,长度1000mil,误差10mil
$ p6 C9 y! x4 bCLK、DQS比其他信号长10mil左右
% h# _: J# E9 j! M/ d
# }9 o2 w" d' _: o不知道上面的数据是否满足要求?5 M0 P' N9 j; g7 |! @/ O
DQS与CLK是否相差太多?
: W8 t5 S) P6 |; k/ q请大家指点! |
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