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本帖最后由 arkon 于 2013-9-17 20:33 编辑
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自己参考别人的设计做了个四层板,简单布局后,对S3C2416连接DDR2的部分尝试了布线,现在有几个问题请教大家,望高手指点。5 k8 h% o( l8 f6 ?
1.关于阻抗匹配的问题。在设计时没有加端接电阻,个人感觉只要能够控制好传输线的阻抗与源端匹配,是不是就可以解决阻抗匹配的问题?而这个阻抗控制可以通过板的层叠结构来实现,这个在加工PCB的时候是不是可以自己制定阻抗要求?) B4 Q, j( K+ r& U \& v% X
2.本人能力实在有限,本来只想在顶层和底层走线,保证阻抗连续,但是后来发现实在没有办法,就把地址线和一部分数据线在电源层走线了,这样导致电源层不完整了,是否会影响阻抗连续?2 g8 j7 E; h# {% y( m
3.关于等长的问题。数据线应该是分组等长的,因为只是尝试布线,仅仅布通了,考虑到后面可能走蛇形线。布线中有一部分数据线换层了,过孔对等长有什么影响?
- Y% f9 d0 ?9 w) u4.时钟差分问题。实在不明白这个2416的两条时钟线引脚怎么这么远,走差分真感觉有点纠结,而且没办法也换层了,这个有没有什么影响?4 {$ K) D4 ~$ _# \
本人没什么经验,很多东西感觉距离理想化实在有差距,不知道会不会有问题。但是空间和层数有限啊,BGA扇出把线序理清了真是够麻烦的。对Hyperlynx仿真也是一知半解,找个DDR2的IBIS也找不到。前期仿真的话好像也就是看看阻抗能不能匹配,至于时序好像只能控制等长了,也没什么仿真办法吧。
4 M- a Q1 j A- b. n把PCB上传了,请高手指点。' y& D9 a! |* c8 U2 C9 i& [
使用的格式是PADS 9.3! J8 j! k' x6 b# ]- I" d
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担心有些朋友的软件版本低,再传个2007的。' c! m2 E( S* \" f9 d9 G- z
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