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S3C2416连接DDR2,四层板,问题求教

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发表于 2013-9-17 20:24 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 arkon 于 2013-9-17 20:33 编辑
# M9 _4 @+ L: c5 B) I# m0 P! x; c, Z9 H6 S7 z& n7 H
自己参考别人的设计做了个四层板,简单布局后,对S3C2416连接DDR2的部分尝试了布线,现在有几个问题请教大家,望高手指点。5 k8 h% o( l8 f6 ?
1.关于阻抗匹配的问题。在设计时没有加端接电阻,个人感觉只要能够控制好传输线的阻抗与源端匹配,是不是就可以解决阻抗匹配的问题?而这个阻抗控制可以通过板的层叠结构来实现,这个在加工PCB的时候是不是可以自己制定阻抗要求?) B4 Q, j( K+ r& U  \& v% X
2.本人能力实在有限,本来只想在顶层和底层走线,保证阻抗连续,但是后来发现实在没有办法,就把地址线和一部分数据线在电源层走线了,这样导致电源层不完整了,是否会影响阻抗连续?2 g8 j7 E; h# {% y( m
3.关于等长的问题。数据线应该是分组等长的,因为只是尝试布线,仅仅布通了,考虑到后面可能走蛇形线。布线中有一部分数据线换层了,过孔对等长有什么影响?
- Y% f9 d0 ?9 w) u4.时钟差分问题。实在不明白这个2416的两条时钟线引脚怎么这么远,走差分真感觉有点纠结,而且没办法也换层了,这个有没有什么影响?4 {$ K) D4 ~$ _# \
本人没什么经验,很多东西感觉距离理想化实在有差距,不知道会不会有问题。但是空间和层数有限啊,BGA扇出把线序理清了真是够麻烦的。对Hyperlynx仿真也是一知半解,找个DDR2的IBIS也找不到。前期仿真的话好像也就是看看阻抗能不能匹配,至于时序好像只能控制等长了,也没什么仿真办法吧。
4 M- a  Q1 j  A- b. n把PCB上传了,请高手指点。' y& D9 a! |* c8 U2 C9 i& [
使用的格式是PADS 9.3! J8 j! k' x6 b# ]- I" d

3 q- w0 O& W4 R% b+ o5 P6 f3 }6 J+ i  n. K
担心有些朋友的软件版本低,再传个2007的。' c! m2 E( S* \" f9 d9 G- z

# f$ U& W2 H) G6 J- F( l' q  g; p. Z9 `3 \" s" e

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发表于 2013-9-18 08:52 | 只看该作者
1.关于阻抗匹配的问题。在设计时没有加端接电阻,个人感觉只要能够控制好传输线的阻抗与源端匹配,是不是就可以解决阻抗匹配的问题?而这个阻抗控制可以通过板的层叠结构来实现,这个在加工pcb的时候是不是可以自己制定阻抗要求?- s9 M( c, R+ q- H$ ^3 W
Q1:是,是
! L( g! o  D" B
1 j- |( {) `+ _& j2.本人能力实在有限,本来只想在顶层和底层走线,保证阻抗连续,但是后来发现实在没有办法,就把地址线和一部分数据线在电源层走线了,这样导致电源层不完整了,是否会影响阻抗连续?( p" d9 L- I+ L# Y* r5 v
8 ~3 O: I$ `3 F! w8 `) \4 z3 o+ g- V

: N2 s8 G) j* RQ2:是
+ ]1 e7 w% ^4 ]  C6 ~! S, i& x  M. g% J3 B) ?) k2 W
3.关于等长的问题。数据线应该是分组等长的,因为只是尝试布线,仅仅布通了,考虑到后面可能走蛇形线。布线中有一部分数据线换层了,过孔对等长有什么影响?5 J, q1 L" p/ e; f+ J, B# l8 x

* d9 s! o! v1 _7 ?% O5 D' G5 CQ3:过孔会带来延时,容抗的变化。数据线同一组的过孔数量应该一致。
3 i4 Q: s% @7 q+ Y0 [4 o1 A
% M( M& C3 G+ U6 S8 h
: B2 f, E! V0 ~; K4.时钟差分问题。实在不明白这个2416的两条时钟线引脚怎么这么远,走差分真感觉有点纠结,而且没办法也换层了,这个有没有什么影响?
# P' q6 S% Z5 T* s7 k: H! Y; S: k3 ^
9 ]* D  c' y. O, ]6 xQ4:从引脚出来后就要在一起了。引脚是芯片厂商这样做的。你也没办法。* \6 Q8 s6 h$ g6 F
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发表于 2013-9-18 09:18 | 只看该作者
你的DDR旋转90度是否会更好呢?

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 楼主| 发表于 2013-9-18 09:54 | 只看该作者
jimmy 发表于 2013-9-18 08:52" |0 R# U7 b- _! R2 t: S; x
1.关于阻抗匹配的问题。在设计时没有加端接电阻,个人感觉只要能够控制好传输线的阻抗与源端匹配,是不是就 ...

7 Y$ v0 y+ m# E5 [多谢jimmy大师指点。对于第二点,阻抗影响有多大还有过孔对延时造成的影响要怎么确定呢?是要靠仿真吗?

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 楼主| 发表于 2013-9-18 10:01 | 只看该作者
457958672 发表于 2013-9-18 09:180 b- R1 n! E$ b4 W
你的DDR旋转90度是否会更好呢?
' N$ |5 n2 f% p% J- d
说的有道理,这样地址线和数据线的长度可能更容易做到等长。不过这个DDR2的BGA扇出可能就不大好弄了。很难做到数据线在一个层上。

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发表于 2013-9-18 10:43 | 只看该作者
4层板 3层走线好像没办法做阻抗哦。 做出来不准。 另外 S3C2416 我设计过,这个挂的是DDR2 。要等长才行。不然要出问题。

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发表于 2013-9-18 10:57 | 只看该作者
ALLEGROPCB 发表于 2013-9-18 10:43
& F* m  e7 X) x; ^, b0 L" h4层板 3层走线好像没办法做阻抗哦。 做出来不准。 另外 S3C2416 我设计过,这个挂的是DDR2 。要等长才行。 ...

# ]3 ^! b: {# E他这应该两层就能够拉完完线吧

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发表于 2013-9-18 10:59 | 只看该作者
arkon 发表于 2013-9-18 10:01
/ j2 y; R; R; W1 ~! ?& k+ g2 c说的有道理,这样地址线和数据线的长度可能更容易做到等长。不过这个DDR2的BGA扇出可能就不大好弄了。很 ...
- O% L# L( f4 w1 h3 x6 x
你的数据线基本都要打孔的  BGA也还好吧

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 楼主| 发表于 2013-9-18 13:00 | 只看该作者
ALLEGROPCB 发表于 2013-9-18 10:43: C' f- j2 b! a6 }- {0 z- ^
4层板 3层走线好像没办法做阻抗哦。 做出来不准。 另外 S3C2416 我设计过,这个挂的是DDR2 。要等长才行。 ...
1 \; r5 ?: y0 R! y
对的,第三层确实没有办法控制阻抗,四层的话看来只能走顶层和底层了。不过用电源平面做阻抗控制可能相对地平面来说要差一些。

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 楼主| 发表于 2013-9-18 13:04 | 只看该作者
457958672 发表于 2013-9-18 10:59
% \" W6 w. I, ^你的数据线基本都要打孔的  BGA也还好吧

4 J2 h# h7 \3 u( F嗯,看来必须得研究研究过孔了。打孔是没办法避免的。DDR2布线指导说尽量不要换层,而且同组信号要做在同一个层上,那就有点难了。还是应该尽量在顶层和底层布线,中间电源平面还是不要破坏的好。

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 楼主| 发表于 2013-9-18 13:44 | 只看该作者
刚发现了个问题,Hyperlynx仿真过孔还是个麻烦,好像还需要额外的license。
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