xiongbindhu 发表于 2013-8-12 23:04
- E" U  [* e) Y+ O, |8 @3 U- y“信号频率一定的情况下，CI越大是不是需要的驱动电流越大？”
( _! `( F- ~" t( ~2 J信号有一个setup时间的要求，通常频率越高 ...

7 v) J/ [. `: M
Setup 的時間要求與所用的邏輯電路有一些關係，當然運作更高速的芯片，就會用更高速的電路架構或小一些的物理尺寸的電晶體 (三級管)，以縮短 Flip-Flop 的 Setup/ Hold time，而 Setup / hold time 的時間要求，通常是取決於 Logic gate 的傳輸延遲，而 Ci的大小通常是受 input buffer 影響， Ci 大小影響信號的斜率，所以也會影響到時序，但就內部電路而言，它並不會改變 Flip-Flop的 Setup / hold time 的大小要求。

honejing 发表于 2013-8-12 21:43
8 T, m: G, S% ^7 u* r超級狗回答的很棒，但我補充一下：

8 z( b* Z* z' o1. CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？

“信号频率一定的情况下，CI越大是不是需要的驱动电流越大？”
7 J. V$ z+ P- d! P, \1 w, N信号有一个setup时间的要求，通常频率越高这个时间就越小，我说的信号频率一定就是指这个setup时间一定。

超級狗回答的很棒，但我補充一下：
$ g3 G  {( S* C8 p9 P8 w/ G
* R% D+ D  y1 H! Y! A1. CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？
, M" ]/ {0 W6 y# M/ n, r=: )  也不好說是管脚并了一个CI大小的电，應該說是输入管脚電路天生及寄生的電容值和。
% D+ Y# T* [+ [, w3 G0 T) H
2. 信号由低电平到高电平就是相当于把这电容充电？
) C- |3 M% y  N: U( t; [=  是

3. 从低电平充到VIH的时间跟驱动电流有关？
" j& W3 L1 z/ @, E4 q=: ) 是，電容的電壓與充電電流成正比。
& D5 D/ g+ r6 o, M1 j
) q1 a. G2 C; ^4. 信号频率一定的情况下，CI越大是不是需要的驱动电流越大？
% I( y! B7 z. P! M0 w= 信号频率一定的情况，你這個頻率不知怎麼理解，對數字電路而言，信號的上升一個 duty 時間內應該要充電到超過 VIH，若不能就會錯失這個 bit，只要 Ci 越大前級的驅動電流就要越大。
/ v( L7 Z* w5 L9 S; x
2 E$ _1 L) Z  w, n0 `- W) ^7 E/ F5. 芯片管脚的信号频率越高CI是不是就越小？
= 是的，芯片管脚可接受的信號頻率越高， Ci 越小。

6. CO又怎么理解？
=:) 就是芯片输出管脚電路天生及寄生的電容值和。
/ H2 Y4 T" u0 G; Z4 X; a

超級狗 发表于 2013-8-12 20:26
. G- I; k) r% p好啦！來結案一下，我讀了幾篇文章心得如下，若有錯誤請大家指正。

C 和 C 是半導體製造時伴隨出現的寄生 ...

/ Z- h  Y; O- Y1 {8 v5 o电容越大，越差！
影响速度！
这不是L波！电容越大，带的负载越重
+ C% H) K& p! s

3 C5 C( p" e6 F8 z" J
' T  Y0 a1 D9 M( L: ^8 D好啦！來結案一下，我讀了幾篇文章心得如下，若有錯誤請大家指正。
/ j& O" |' j1 n& }$ C- B$ q
4 I6 s  U5 A8 w7 b6 @C_IN 和 C_OUT 是半導體製造時伴隨出現的寄生電容（Parasitic Capacitor）。

+ I. J5 Y! r: s( N$ |" q% [就樓主的認知來說，C_IN 或 C_OUT 越大驅動電流會越大，這是對的，如我在三樓所貼的公式。唯一需要修正的是，影響驅動電流（Driving Current）的是負載電容 C_Load，它代表 C_IN + C_OUT + C_Stray（PCB 雜散電容）電路中各種電容的總和，而不是單獨 C_IN 或 C_OUT 的影響。

C_IN 和 C_OUT 的值雖然會會跟著訊號頻率變化，但並非差異很大。所以第二句話個人覺得應該反過來講，如果你需要比較高的工作頻率，IC 需要比較小的 C_IN 和 C_OUT 值。同樣這個影響也是看 C_Load，非 C_IN 或 C_OUT 單獨的影響。

8 t/ S8 R* o6 j" C{:soso_e161:}
! }( N# R  X4 z- @! s) e3 s/ w$ p

顶一下，别沉了！

超級狗 发表于 2013-8-1 13:07
一句話............不會！

UP UP

xiongbindhu︰来个详细说明，要大大自己的理解 。

一句話............不會！
) i0 ]/ a' e4 z7 ]# _* @
{:soso_e127:}

• C_IN : Input Capacitance - The parasitic capacitance associated with a given input pin.
• C_OUT : Output Capacitance - The capacitance associated with a three–state output in the high impedance state.
• C_L : Load Capacitance - The capacitor value which loads each output during testing and/or evaluation. This capacitance is assumed to be attached to each output in a system. This includes all wiring and stray capacitance.
  7 {: i& T6 X7 i* E0 g

{:soso_e103:}
5 b& G2 A6 z) k* \7 r  }5 C8 U

1 X: F( l$ X8 ~5 x& H" x1 l
( H/ x8 H5 T' u6 l9 zCMOS Logic Dynamic Power
The device dynamic power requirements can be calculated by the equation:
9 {0 ]0 g3 t$ FP_D = (C_L + C_PD) x V_CC² x f
where:
P_D = Power dissipated in mW
# U1 M3 v1 y1 Z" ^& H% RC_L = Total load capacitance present at the output in pF
C_PD = A measure of internal capacitances, called power dissipation capacitance, given in pF
' X0 t9 B3 d: L  G. z; WV_CC = Supply voltage in volts
7 ?' ]* N7 l) K  g+ y: X) M$ bf = Frequency in MHz
* u6 r1 b/ p4 y3 |
{:soso_e104:}

自己顶{:soso_e112:}