时钟有没有做termination？感觉不到有VTT，的确太省电容了，应该每个电源口放一个

滤波电容太少了，尽量靠近IC管脚滤波。目测，DDR区域没几个电容啊！
. h; k' |( N* Z9 h另外一个猜测就是DDR高速区域拉的太大，考虑是否在容易干扰的区域电源和地都隔离一下，需要看整板电路是否有相互影响的。
9 b' a* n$ v/ N2 REMC，我也没实验测试过，只是做过一些板子，个人建议哈。

话说你这最好DDR正反贴两片，同时注意走线！

我也正在做这个板子，还没到做EMC这一步

DDR还能这样摆啊！长见识了！clk有跳层么？参考地完整不？与其他net间距拉开了么？图上看不出来，没法具体分析！

楼主是不是没加屏蔽罩？加了屏蔽罩后刮开PCB上的铜皮接地试试

BCM的CPU走DDR bus采用菊花链的话  要特别注意Vtt网络的走线宽度，ADDR bus的端接
( a* C$ P# s4 F7 S" ~# q; l, K3W rule
5 c! N( w9 |0 h* p还有 看截图  你这种布局真不像是菊花链结构  环路拉的太远了

机壳的屏蔽效果如何?可能是机构漏出去的

横着摆啊 第一次见

发个截图上来瞧瞧