学习，谢谢！

学习了，谢谢

9 ]/ |7 t1 t: r, K
# Q9 t' d% H+ l1 }8 W, G7 I. ]wh：在这里出现这样的提示是DXP，AD的bug（误告）（如果你的图更大，则会出现大面积的不伦不类的误告）。
        从网上提供的信息看，当前规避方法多是建议在项目中进行编译检查
7 H4 M/ [) I/ O% t# Z Project Compiler Error Reference_2007.pdf (513.75 KB, 下载次数: 23)

2011-7-5 19:08 上传

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# z8 K7 J. S$ o; S1 r单文件和项目时报错对比（ 以前用AD时没遇到这样的情况_没在非项目中编译过...）：
# X. R1 D) Y% w& `: `& a; N
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% A1 P+ I+ f. \, g$ ^, f8 o* c其它相同的文章：
$ f% c' X6 V# G“signal has no driver/load”的解决方法
; F  s7 \( W$ z3 u5 Lhttp://blog.csdn.net/erazy0/article/details/6140847   （此帖注明“原”，但看到下面的主题及内容这个也只是一个整理贴）
6 q) k' c, S( g- V; V' [
! k7 N% j, V4 P4 w; h# q2 K发现老早帖子“protel DXP 2004 Signal PinSignal_C1_1[0] has no driver 问题的解决方法 [转贴 2007-11-18 14:12:31]”
6 k  H5 i  F. d3 ]
按理说DRC规则在SCH也应该可以设置为好，但AD现在只能在项目下进行DRC规则设置(Project Option)...

算是AD的胎生bug之一？再举例对初学者误导的胎生bug：

从AD6.9到AD10版本都有如下图的错误提示？
/ V+ y: b! J* R) i/ k, `7 b- L  
3 x0 l, [* b, a' a下载 (22.03 KB)
, F4 k7 S+ _+ a& B' v9 v2011-4-2 21:51


* p0 f: f/ ^8 X( s
1 G8 a+ }) o  |7 o栅格尺寸中对应的指示位置图示有错，易误导初使用者。
栅格尺寸是相邻两导线中心线之间的距离，如果用当前的图描述的话，至少也应是一个在线的下边沿，一个在上边沿。
显然若是画出图示中所标尺寸的铺铜，栅格尺寸需要设为：28mil（即： Grid Size  28 mil）。
这个在开始使用AD6起就反馈过，但一直如此（不知道是哪出了问题）

2 m# y7 S5 `4 q, T: y1 b
5 P  |3 e9 ]! B( Q5 X& Z

初学者飘过
, K* [% a. p3 K+ p/ C

不知道呀！！

因为你的电源和地是单接网络.

jimmy 发表于 2011-6-11 13:06
8 I) G! t0 R' _5 \* _- `4 k0 Z把两个电阻拉开一点，用线连接起来也是不会报错的．

* u3 W  S0 d6 c' x6 a试了下，这样还是会报错

把两个电阻拉开一点，用线连接起来也是不会报错的．

谢谢楼上的，真的是这种情况

建一个工程  把原理图放到工程里就行了！

奇怪了，今天再检测又没有那个错误提示了，看来是软件自身的问题

ERC不是DRC说错了。

在电路中这个不是错误，是软件规则检测的问题，说是没有驱动，可以忽略你要是想让他不提示错误，把R1电阻下面那个引脚改为output,R2电阻上面那个引脚改为input。或者在那里放个NO DRC。