EDA365QA 发表于 2017-7-24 08:41
! G2 ^8 S- u8 F; S5 C5.  时钟与DQS差太大了.

* z2 J) O3 t- c# s' U9 y+ m看图片，地址、控制、时钟线走的是T型拓扑，而数据线走的是点对点的，那么时钟和每组数据线的dqs该怎样控制，datasheet里应该有写等长控制要求，这种的应该是到每片颗粒的时钟线长度比到该颗粒的dqs长一定的数值是吧。

EDA365QA 发表于 2017-7-24 08:41
4.  DDR下拉都应在末端.

是指的vtt的电阻吧，这个端接电阻放在哪里应该看走的拓扑吧，如果是fly_by，就需要放在末端颗粒，现在看这个图走的是T型拓扑，是不是放在中间的T点位置？

wshna0221 发表于 2017-7-24 14:41
哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片

DDR3没有这个要求
9 j# U; \+ f/ x$ w. C

pcb 发表于 2017-7-24 14:49
DDR3没有这个要求

( z4 n# T4 m' D, [6 ?( `对，我也看到DDR3没要求DQS和clk有相关联的

pcb 发表于 2017-7-24 14:11
: n! @6 w+ _$ V8 A2 B6 [最好不要大于500MIL.

哦，那遭了，刚做了一块板子，差了1000mil左右。DDR3两颗芯片
0 N2 b2 r* P& S$ |5 q4 Y2 A

wshna0221 发表于 2017-7-24 09:50
% u  n% Y1 g4 F. x; d6 `差多少合适呢?

, j: f2 @8 q  U* d6 f7 S4 I最好不要大于500MIL.

EDA365QA 发表于 2017-7-24 08:41
5.  时钟与DQS差太大了.

. ^) j  W8 m% B5 `- ^; |6 Y+ Z( w差多少合适呢?

5 w+ h2 f3 h8 S2 H" |7 y$ i) w9 |+ O