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LOGIC 原理图显示错误

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    组图打开中,请稍候......
发布时间: 2017-1-20 16:50

正文摘要:

元件管脚显示的时候 没有挨着外形,是有哪里设计错误了么??? / q8 Q% y5 N7 {/ ^, Q  ^! E

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shiyanjun00 发表于 2017-4-1 13:58
我来给你做一下解释:
8 H1 m3 y. f/ f& o2 r6 w( h
1、首先你要明白原理图库中你每次建库时放置的PIN,来自于哪里?看图:
, E6 L+ K9 H9 n" W 5 g$ ~7 y6 M' X" q

0 n7 ~" ?) V" w/ z! r' Q$ V" b7 x2 J7 d$ E7 P( j3 b' A
% v" [; K4 B( ?2 u# S' u: ^
2、打开这个PIN,明确这个PIN的长度(一般是200mil)、端点用处等因素。看图:
. i" U4 X, A/ K/ S % ]& {9 Z6 \6 A' X0 b. L

/ ?/ Q6 P1 h  ^2 l5 o% k  ^3、你的问题出在CAE Decal阶段,填写了比所用管脚更长的参数。看图即可明白:6 {. S0 u) L8 `8 T7 {  |
) s7 w- S% l; c. x& }% P  i
( d+ H9 M3 ]0 f! g4 D1 D
           填写了与管脚长度一致的距离200mil,正确:/ Y1 d6 F# _; b6 W
                3 b$ [& w% M% Y7 A
3 ~2 a% q3 K0 x* o6 B) t  a
         
$ b! t# Y3 r. D- ^4 D           填写了比实际管脚长度长的距离300mil,错误:错误:错误:
9 m# O# p- f1 ?* n# R
* R8 M2 h6 _# `3 F! }4 @+ a
, d1 q4 ^- J6 |9 V. I3 l$ R  D
2 n" U' u6 W7 q/ I# }6 b) A0 E7 I6 O% o; x
zhangtao2 发表于 2017-2-14 14:30
CAE从新修改下就好了
CS.Su 发表于 2017-2-6 16:01
1061652558 发表于 2017-2-6 09:01
8 s6 V- {1 {" X/ |. X5 k是不会有影响  就是想做到统一格式 看起来舒服些,,有招么??

, c/ y( e8 {; v3 ?& [要美观就重新编辑下封装就好了6 I4 q- f! v) ^! z
1061652558 发表于 2017-2-6 09:01
CS.Su 发表于 2017-2-5 15:09
: x% H2 i; ]: \8 I. |6 s' I( ^不好看而已,不影响性能
* s- R3 Z* ^+ v/ X  s
是不会有影响  就是想做到统一格式 看起来舒服些,,有招么??

点评

要美观就重新编辑下封装就好了  详情 回复 发表于 2017-2-6 16:01
CS.Su 发表于 2017-2-5 15:09
不好看而已,不影响性能

点评

是不会有影响 就是想做到统一格式 看起来舒服些,,有招么??  详情 回复 发表于 2017-2-6 09:01
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