全志A20的PCB Layout

764207758 · 发表于 2016-11-9 16:01

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对于全志A20带4颗DDR，PCB Layout的时候使用拓扑还是菊花链呢？谁知道啊、非常感谢

winboy755 · 发表于 2016-12-22 19:56

764207758 发表于 2016-12-21 11:21 v9 j5 l7 {: w
请问你的这张图是正面2颗DDR，反面2颗DDR吗？对于6层板你是如何打孔走线的？可以参考下。

6层板的电源层太破碎，不过不排除demo板就是6层甚至是4层的（国内厂商在消费产品成本控制上不是一般的牛）9号那老兄发的demo板图，最好参考下，因为出线方式与你的方案一样，有时间的话最好做成近似。可以的话联系下A20的技术支持，最好能拿到demo板PCB文件，在那基础上改（若demo板都是4层的，自己却做成6层，老板会很不高兴的）

winboy755 · 发表于 2016-11-11 11:48

要星型走线的只是ADDRESS，COMAND、control信号线，它们从CPU出来，兵分两路，一路到一侧背对背的两颗DDR BGA附近，又两兵分两路，到各自BGA，走线等长；另一路到另一侧也是这样；确保CPU到每一DDR引脚走线等长，是为星型+星型，有如树枝分叉上又长分叉。

winboy755 · 发表于 2016-11-25 16:52

764207758 发表于 2016-11-25 14:58; \, K, B/ |$ E$ J
你好，请问线宽，和线间距分别是多少呢？

要先根据阻抗、层叠用工具如Polar算好线宽；线间距可以大一些，组内最小为1倍线宽，组间最小2倍线宽；总之高速线间距大一些，平行的走线短一些，减小线间串扰

只为一口气 · 发表于 2016-11-9 16:07

同求

yangjinxing521 · 发表于 2016-11-9 16:38

没有DEMO吗？？？要去

hqh885198 · 发表于 2016-11-9 23:32

自己看蕊片要求，

wolf343105 · 发表于 2016-11-10 10:42

见图片.

wolf343105 · 发表于 2016-11-10 10:43

见图片.

stevedai2005 · 发表于 2016-11-10 10:51

芯片规格书都有要求！

764207758 · 发表于 2016-11-10 14:02

yangjinxing521 发表于 2016-11-9 16:38
" j! r7 e! s; x$ z+ f# q6 i" T没有DEMO吗？？？要去

你是说参考板吗？没有呢

764207758 · 发表于 2016-11-10 14:04

只为一口气发表于 2016-11-9 16:07/ d6 Z4 \# h/ a7 f
同求

764207758 · 发表于 2016-11-10 14:10

hqh885198 发表于 2016-11-9 23:32. \2 P6 A! a+ \8 x; j& I: T
自己看蕊片要求，

芯片规格书上只是写了芯片的功能及各管脚的信号等内容，但没有说明LAYOUT的时候4颗DDR如何的走，菊花链或者什么的啊

764207758 · 发表于 2016-11-10 14:10

wolf343105 发表于 2016-11-10 10:43
5 v! Z7 R! n% T7 N7 l8 F7 s- p0 k见图片.

只能看到布局，看不出layout啊

764207758 · 发表于 2016-11-10 14:11

stevedai2005 发表于 2016-11-10 10:51' C$ U* a- h, `* t+ T2 l9 c
芯片规格书都有要求！

芯片规格书上只是写了芯片的功能及各管脚的信号等内容，但没有说明LAYOUT的时候4颗DDR如何的走，菊花链或者什么的啊

wolf343105 · 发表于 2016-11-10 15:24

布件见图片,

764207758 · 发表于 2016-11-10 15:42

wolf343105 发表于 2016-11-10 15:24
2 J" L, ^9 S( y" b1 `/ w2 r% k) v布件见图片,

这是菊花链的模式吗

winboy755 · 发表于 2016-11-11 10:37

4颗DDR的通常正反面各两颗的，拓扑是星型+星型，有公版的就参考下公版吧，那样保险

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