关于LPDDR跨分割

yuxiaoxiaohaha

一片328PIN BGA  一片90PINLPDDR  16位地址线 32位数据线 还有一些控制线  四层板  
高位数据  低位数据走底层
# z; S5 C9 T) Q/ Y; d* c地址控制时钟走顶层
芯片放在底层 之前为了保护时钟和地址线  我选择了T/G/P/B的层叠  因为LPDDR内部有2个电源  总是要跨分割  不知道如何取舍？
) w! o3 k0 c1 l7 ^7 y% g4 C7 [$ d之前有老师建议  地层靠近底层 然后顶层时钟线包地，这样地址就会垮分割。
该如何做到两全其美，LPDDR时钟是133M,请各位大神，不吝赐教。
6 z) }+ [9 l9 q, S

yangjinxing521

看看LAYOUT GUIDE。。。。好象相对DDR系列走线要求低些。你看手机啥都不管。只要线最小就行了

qqbacon

速率这么低，没什么担心的，

381962743

yangjinxing521 发表于 2016-9-27 09:24
5 t$ `. r3 l- w6 O9 X看看LAYOUT GUIDE。。。。好象相对DDR系列走线要求低些。你看手机啥都不管。只要线最小就行了

手机DDR不跨Power吧,最多一面参考地，一面参考电源。
& S2 I. }- B$ }/ j

zjfc78154

为什么颗粒要放那么远，有长度要求吗？

yuxiaoxiaohaha

qqbacon 发表于 2016-9-28 16:11
速率这么低，没什么担心的，

板子肯定是已经通了的 只是现在要做EMC实验 不知道有没有影响

yuxiaoxiaohaha

qqbacon 发表于 2016-9-28 16:11
' s. t& B) b- n, [& o3 ?" U5 |速率这么低，没什么担心的，

板子肯定是已经通了的 只是现在要做EMC实验 不知道有没有影响

AD9_PCB

试试，做完就知道了，另外这个133M，我认为是核心频率吧，数据频率会？

qqbacon

yuxiaoxiaohaha 发表于 2016-9-29 11:04
9 Q  z! m* I4 U/ t9 ?板子肯定是已经通了的 只是现在要做EMC实验 不知道有没有影响

. {. {# y  v- L! d$ c9 q* g1 e7 S如果是铁壳就没什么担心的，即使是 塑料壳，你又是4层板，有一个完整的地平面，应该不用担心的。
( t. H& _9 N  V( N1 c

阿斯顿13301、

zjfc78154 发表于 2016-9-29 08:43
* E9 U7 v& }& O: k& W6 ?: Q+ o为什么颗粒要放那么远，有长度要求吗？

6 {" R7 a7 s2 G他这个不算远吧？估计也是3CM以内

yuxiaoxiaohaha

各位亲，EMC现在已经通过，GND和POWER叠层换了下