1.楼主这是差分线吧，156M的时钟算是高速信号，除了上面说的几种情况，还需要注意的是过孔换层，意味着你的参考层也换了，所以这时候应该在过孔的地方增加接地孔，从而使参考层连贯。
2.另外这种差分线过孔之后还交叉走线，这种走法不好吧
3、以上都是可能的原因分析，最终都需要靠仿真来确认，以验证你的分析是否正确

电容的排放估计是为了PCB的美观，做到横成排竖成列，很多layout  house的PCB工程师都这样，为了看起来的美观，常规的信号线是无所谓的，但是对于156M这样的时钟来说一点的stub都是致命的。同事晶振的布局就是个错误，应该和IC共面。由于过孔的换层导致了回钩的出现

cousins 发表于 2016-5-10 08:18
这种回沟是因为你走线交叉而且电容离晶振太远的原因，为什么会这么设计？难道Controller的design guide没有 ...

2 u! L: `, n/ ]8 ^/ n9 a6 W
) }( W* E5 m/ {- [9 K1.晶振放在背面是怕芯片发热影响晶振的参数。
2.为啥电容这么摆放，我也不太清楚，是布局时没有注意的缘故吧，

4 o& x/ d4 S9 @% `: K

回溝在參考點時容易造成信號誤判

多拓扑结构很容易产生

这个我觉得应该是测试位置不合理导致的。走线本来就不长，测试点选择在了中间，导致会有回沟。如果接收芯片管脚到DIE的走线不长的话在芯片下面测试应该会没有回沟。

. H% G. T/ n/ J7 G' L/ J5 v5 m涨见识了，不错

这信号回勾应该主要是反射引起的
+ Z$ Q( D6 ~+ y1.电容离晶振太远，从晶振到芯片之间的传输路径容性负载不连续，导致末端芯片和电容之间发生多次反射，产生台阶和回勾。
2 z9 x* Z; Z7 t4 g2.过孔换层导致传输路径阻抗突变。
3.另外，那两个电阻用了多少Ω的？

呵呵

容性负载导致

涨见识了，不错

不一定是走线长短的原因，还有可能是芯片管脚的输入电容太大反射导致的，估计在die上测的波形会好很多，但这需要仿真结合实测对比验证。

学习学习

[tr][/tr]
) W1 q& J1 I( |5 T. q! S  C, E. r[tr][/tr]

学习学习   `" a0 G9 U- Z7 }  \+ q

5 V$ W4 b3 m8 t) y
8 M" X+ _9 o$ X" i& M* h" v

一般来说，受端的起振电路应该是越靠近受端越好，尽量让起振回路最短且粗，并包地处理，减少其他电路对起振电路的干扰；你这个套电路的布局离受端太远了，起振回路又换层了，你这信号能好的起来才怪