标题: 请问关于xilinx 7 Series FPGA pin Swap的问题 [打印本页] 作者: zsuhh 时间: 2016-2-15 12:47 标题: 请问关于xilinx 7 Series FPGA pin Swap的问题 本帖最后由 zsuhh 于 2016-2-15 12:53 编辑 + g& g5 l; Q8 n- S2 T , s$ Y! `+ `" L0 }( E! l在ug586_7Series_MIS.pdf文档中关于Pin Swapping有下面几个描述： " A6 s6 {- a8 k* u8 v（1）Pins can be freely swapped within each byte group (data and address/control), except for the DQS pair which must be on a clock-capable DQS pair, and CK which must beon a clock-capable p-n pair.8 k, A S" I P* V4 r
---------------这个是否意味着数据组组内除了 DQS pair外，其他pin脚可以自由交换； 地址组内出来CK pair外，其他pin脚可以自由交换？？ 4 k M( J' `" ~9 V7 c3 J) S. I/ C6 d$ h$ N
（2）Pins in the address/control byte groups can be freely swapped within and between their byte groups. . Q" w" S5 ~9 m. F; u/ T---------------这个是否进一步说明地址/控制组内出来CK pair外，其他pin脚可以自由交换？？ F; m5 d* w) Y6 B" c' e
$ ], n, }- l2 e8 X6 k5 y4 I
另外，关于16-Bit DDR3 Interface Contained in One Bank的那个表中，对DQ1, DQ0, DM0, RESET_N , RAS_N , CAS_N, WE_N , BA2的Special Designation作了特殊要求为CCIO-P,CCIO-N,如下图。 是否这些pin不能随意交换？ $ B* J% Y9 f; }$ [1 {. }0 i
