honejing 发表于 2015-9-23 22:09
1. ... DDR3支持『读写平衡』
請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？

Honejing：
* p: V& `$ i) x0 z针对第1点参考楼下Kevin回复，谢谢。
: p; |8 ]1 c2 z8 N' A* B$ M他的回答比较详细了。
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kevin890505 发表于 2015-9-23 22:30
个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制 ...

# |) v* S/ ?: u  g: a; _! s+ ]谢谢Kevin。
& \/ s! [! Q/ N/ ^' ?7 o9 c还得继续努力学习。

None_feiyu 发表于 2015-9-23 14:33
谢谢 Kevin。
另：
      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...

, B3 d; f7 G# o+ I& X) i个人理解：write& read leveling的主体是controller，大体过程可以从JEDEC标准里面看到，大体是通过控制器和DRAM之间进行多次反复的training，来得到控制器到每个DQ组(不能说颗粒，因为X16的上面包含两个byte，需要分开计算)的不同延时，然后在写入数据时根据这个校准的结果进行不同延时，保证8Xn位数据的统一到达，写过程也是根据这个校准结果来延时的。
: p/ g: T$ K2 ^" K- L# I& K% R1，这个可能是一种习惯，从上面过程不难看出，其实write leveling & training是主过程，支持的同时应该是支持read leveling的，所以就成这样子了，我猜的，不确定，没仔细研究过；
2，是的，同样从分析结果可知，如果你有4个颗粒，延时不一样，但是你没用T型拓扑而是fly by，那么4个颗粒之间的延时肯定是不一样的，那么在地址控制命令依次到达后，数据写入和读取就完全对不齐，乱的，肯定没法用了，当然不排除速率低到一定程度是可以用的；
3，口语了，是的，真打板就浪费表情了。
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None_feiyu 发表于 2015-9-23 14:33
谢谢 Kevin。
% B2 v* v0 c  T& e& L另：
. c+ {( R7 H% _      1、DDR3支持读写平衡，在DS里面是以支持 Write Levelization Supported为准么 ...

  j: l) K# X$ u7 K1. ... DDR3支持『读写平衡』
! ^  p4 i( [# F0 v6 Z6 Q! l+ T請問读写平衡是甚麼意思？這個術語對照的英文是甚麼？


8 K+ v. k% _8 Q& N3 }" S2. 對 DRAM 顆粒而言，只要它支持 Write liveling，那就可以用 Fly-by topology。


5 V6 }- h- Q" f$ f3 b- i

$ p$ A) X1 i- {& Z+ A* R' }: F) L

DDR3的数据同步怎么做？常规存控初使化、控制流程有相关资料吗？

1，fly by相对于其他的更理想，因为到每个颗粒的分支最短（要layout做好当然），但是要求DDR3支持才可以.在小于等于2个颗粒时候相对于T点没突出优势，但在多个颗粒比如4个8个的时候效果就明显了。
0 b/ b# x2 m: L* z2，不支持读写平衡的，用了你就洗白了，画之前一定要肯定这一点。
; ?: }% N& V. z6 a: D( {3，同组同层主要考虑得是串扰和过孔长度问题，对于小于800M的，如果你能把层叠阻抗，和其他信号线的间距控制好，不同组同层也没问题，只是信号质量比起同组同层差些，但是余量还是很大。速度再高，就不要冒险了，当然如果把过孔长度计算，然后再把间距阻抗控制好，可能是可以的，但没试过，哈哈，冒不起险。

學習

对于第二个问题，我猜十有八九是一个有经验的工程师做的，因为在他们那里默认就是fly-by啦！

資料全英文啊，看著頭疼，

学习

超級狗 发表于 2015-9-23 09:09
0 V) E+ v- i3 b) i8 h+ V1 Z& s踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices

8 n, G4 N0 b% j4 D6 E8 O谢谢版主大大。
7 c/ \7 X4 x. K3 e: ^另：

     1、通常DDR3走线会要求信号分组，且要求同组走线保证在同层，但实际上看过一些板子Layout，发现同组信号线完全在同层的几乎很少，请问同组走线保证在同层要求是否过高？

6 _7 n7 H$ _0 x$ _. c* i' z     谢谢！

踢哀（TI）技術文檔 - DDR3 Design Requirements for KeyStone Devices
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