cadence 模块复用，在PCB中调用生成的模块时出问题

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发布时间: 2015-4-18 10:44

如题，cadence 16.5，在模块生成后，修改了模块原理图，然后重新生成网表，重新生成了模块。然后画新的原理图，调用生成的模块，结果在allegro中放置生成的模块时，原本连接在一起的网络 ...

kevin890505 发表于 2015-4-25 11:12

保证你的MDD和PCB的单位精度一致，应该不会出现这情况吧，检查下

zcl2012 发表于 2015-4-21 16:20

模块内的原理图更新后，是否元器件的序号变了，如果变了，重新生成网表导入的话，reuse id会改变的
你修改原理图后不要annotate，直接生成网表导入，

layout小二 发表于 2015-4-21 15:57

感觉你的复用好复杂。

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