关于Altium Verilog HDL 仿真问题

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发布时间: 2015-1-4 22:56

完全按照书上的代码运行Simulator→Create Verilog Testbench时出现如图错误，求大神帮忙看看，是代码问题还是我设置错了，有什么需要贴出来的求大神告诉。8 ] c7 x0 c* C; [ c5 R 我使用的 ...

阡陌 发表于 2015-1-4 23:11

已解决 ‘timescale 1ns/1ps 第一个标点必须在中文模式下输入，第一遇到。

阡陌 发表于 2015-1-4 22:57

图示有一处错误，clr clk后面；改为，同样会出现错误。

相约鹏城|11.15-19高交会X慕尼黑华南电子展X华南电路板博览会X半导体显示展: 高交会 - 智能制造、慕尼黑华南电子展、慕尼黑华南电子生产设备展、华南先进激光及加工应用技术展览会、华南电路板国际贸易采购博览会、机器视觉展暨机器视觉技术及工业应用研讨会，将于2022年11月15日-17日在深圳国际会展中心（宝安新馆）举办，展会立足粤港澳大湾区，辐射华南、西南及东南亚市场，为经济复苏献力。

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