chengzi_lxc 发表于 2014-10-17 15:26
上次去测试的时候只在DDR4组CLk线上串了0.1uf电容，这一次的分别试了2个方向1，将DDR的8组差分线（4组CLK ...

1.兄弟...clk线上怎么可以串0.1uF电容，你不要过DDR compliance测试了吗？你在差分匹配电阻间并电容，而且是nF级以下的电容还差不多。2.有odt，你不必担心反射带来的问题影响到EMI，那时ddr2之前才可用来解EMI的方式。至于为什么串上会变差，用示波器量一下你就知道了，接了电阻后过冲比你没接的要大得多。

* ~# d* d) D: P1 a$ K# h, A: p; q
& [2 o9 J# {4 T8 D2 c5 y! {方向弄错了.
. z) h8 k# @1 u# e
: G/ z# h( C. ~& M* i1 y似乎你没有采纳我的建议，用近场探头去找关键的点。
1 u% q) F- L9 P. V那么你可以用这个办法：你在排除的时候可以尝试下不挡住鱼骨天线方向的位置，用手去压某个去耦电容，人体有fF~pF级的电容，span看你怀疑的667MHz附近的点，看level有没有降低，可以比较好找到你的关键点。
另外有一种方式叫做SSC，还有odt不是只有一种60，还有20,30,40，120,240，所以找找软件改MR，然后先用示波器量量SI也许比你死磕这几根走线来得快。
2 A# d- Y/ l7 T& C; R' J

cousins 发表于 2014-10-16 16:14
难度有，但是没到不一般的程度。因为有成功的产品做出来，四层叠构SGPS FR4，ddr3-1866的，四颗daisy cha ...

4 K$ p4 a1 B" d# k( w1 z版主真牛。

cousins 发表于 2014-10-16 16:14
难度有，但是没到不一般的程度。因为有成功的产品做出来，四层叠构SGPS FR4，ddr3-1866的，四颗daisy cha ...

. a. C; y, m* Q0 x分别在3块板上做了整改，明天去测试 ，结果出来了再给大家分享
谢谢指点

ALLEGROPCB 发表于 2014-10-16 12:22
不加屏蔽 就增加层数。 自己衡量。  不然这个图 ，要过EMI  难度不一般。

8 f# g1 W6 e: h7 Y难度有，但是没到不一般的程度。因为有成功的产品做出来，四层叠构SGPS FR4，ddr3-1866的，四颗daisy chain，正反各两颗，broadcom平台，clk，dqs埋内层，addr/cmd,ctrl,dq/dm走微带，保证2W rule，第三层1V35 电源保证完整，走线外圈保证一圈20mil以上宽度GND环绕，四层都要，每40mil一个地孔，DDR/CPU做PDN分析，电容优先靠近GND pin，Resonance分析以电容解掉1v35 电源80%以上1GHz以下区域。VTT用了三层，top,3,bot,每40mil一个小孔。最终扫描30MHz-1GHz FCC class B under 4dB , 1GHz-6GHz FCC class B under 1.5dB。是的，看起来裕量不大，但是过了，没有你所要求的加层和加屏蔽罩。省出来的成本也许不能增加你多少奖金，但是作为研发人员，除了收入，还有一种感受叫做成就感。不要过于迷信加层加屏蔽，同样的平台同样的物料，我们另一个项目组用6层却过不了EMI也发生过。
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' T& P" ?4 S3 L5 u% p

cousins 发表于 2014-10-15 16:11
, K/ i' M8 }! m; R! B不要总依赖屏蔽，抛开成本不讲，对自身debug能力也是一种限制。何况你过了远场，有没有考虑过近场会对信 ...

不加屏蔽 就增加层数。 自己衡量。  不然这个图 ，要过EMI  难度不一般。

ALLEGROPCB 发表于 2014-10-15 14:54
4 g! W0 c8 L: t$ y" k' S- ~; N加屏蔽罩 盖起来。 不然你这个板子想过EMI 难度不一般啊。

$ w4 K2 T) M" Q0 w' l不要总依赖屏蔽，抛开成本不讲，对自身debug能力也是一种限制。何况你过了远场，有没有考虑过近场会对信号完整性的造成影响。
, I* X* Z+ Q( y- J5 m% b/ Q屏蔽只有在万不得已的情况下：如RF sensitivity规格要求较高的情况下才用，用来解EMI是一种高成本效能却一般的做法。
4 R3 G( [6 @0 n, O+ y# D
  c  V) b. d* ]" F1 G! `

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加屏蔽罩 盖起来。 不然你这个板子想过EMI 难度不一般啊。

我不是百分百肯定220M就是ethernet出来的，但是我做过的IP类产品中，有便宜的transformer做得比较烂造成EMI问题的，给transformer干净的电源就能解掉。
VTT的铜皮最好要将各ADDR连在一起，并且至少有一层完整的参考GND。
还有一种可能是来自测试环境背景机器，如TV，当然也有可能来自HDMI，3X74.25MHz。建议用频谱做下近场分析找出最强的区域，然后在这个区域用开路加追寻回路的排除法找出受到影响的主动元件，如BJT，JFET,MOS,二极管，带电源的transformer等等。

cousins 发表于 2014-10-14 10:07
, v9 h7 N0 h7 U! Q% VDDR颗粒为什么全放正面？
建议两颗正面，两颗背面。这样做电源完整性方便，菊花链结构也好做短stub，power ...

当时也就图省事，DDR的拓扑直接在demo上改的，也是考虑EMI的问题背面加了N多电容
VTT在背面有铜皮，crystal也有做包地 ，不过地孔确实没那么多
- x3 J1 [  w0 R" o斑竹是说220M，440M的频点是从ethernet出来的吗？当时测试的时候就没有插上网线呢

DDR颗粒为什么全放正面？
建议两颗正面，两颗背面。这样做电源完整性方便，菊花链结构也好做短stub，power plane更好控制，也更省PCB空间，腾出较多区域给GND环绕ddr布线区域做同层隔离。
我没有看到VTT power plane，这个很关键。
' e" d4 H2 D6 Y4 V' ?. S/ Scrystal附近的地孔稀少的很呐
  Q2 R0 X9 K) t  W9 g, |( VEthernet transformer的电源是否有针对220MHz做去耦。
, ~+ c% Z* a: `( h; J* N

rose_333 发表于 2014-10-14 09:47
. [7 O8 W- K+ j7 L多层板会比较好过些。

目前4层板，加层是不太可能的了，你懂的

多层板会比较好过些。