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SiP及先进封装技术讨论帖

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发表于 2015-3-3 22:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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SiP及先进封装技术讨论帖
& V/ y8 A0 f0 F' I# U
SiP(System in Package)系统级封装技术正成为当前电子技术发展的热点,受到了来自多方面的关注,这些关注既来源于传统封装Package设计者,也来源于传统的MCM设计者,更多来源于传统的PCB设计者,甚至SoC的设计者也开始关注SiP。
和Package比较而言,SiP是系统级的多芯片封装,能够完成独立的系统功能。
和MCM比较而言,SiP是3D立体化的多芯片封装,其3D主要体现在芯片堆叠和基板腔体上,同时,SiP的规模和所能完成的功能也比MCM有较大提升。
和PCB比较而言,SiP技术的优势主要体现在小型化、低功耗、高性能方面。实现和PCB同样的功能,SiP只需要PCB面积的10-20%左右,功耗的40%左右,性能也会有比较大的提升。
和SoC比较而言,SiP技术的优势主要体现在周期短、成本低、易成功方面。实现同样的功能,SiP只需要SoC研发时间的10-20%,成本的10-15%左右,并且更容易取得成功。因此,SiP被很多行业用户作为SOC建设的低成本、短期替代方案,SOC项目开始时以SiP作为先行者,迅速且低成本地做出SiP产品,当SiP在项目上取得一定的阶段性成果之后,收到多方认可和支持,再将重心转到SOC研发上。
对于航天应用中的抗辐照设计,国内外已经开始考虑在SiP封装外壳材料上进行抗辐照加固处理,这样比在板级加固效果要更好,而且重量更轻,更利于航天应用。
SiP和PCB相比,由于面积更小,互联线更短,所以其高频特性更好。同时,由于互联线短,消耗在传输线的能量更少,从而也在一定程度上节省了功耗,实现了降低功耗的作用,在高速电路设计中这种效果尤其明显。
SiP是IC产业链中知识、技术和方法相互交融渗透及综合应用的结晶,它最大限度地灵活应用各种不同芯片资源和封装互连优势。
SiP系统级封装集成能最大程度上优化系统性能,避免重复封装,缩短开发周期、降低成本并提高集成度,掌握这项新技术是进入主流封装领域之关键。
在国际上,SiP技术被广泛应用于航空航天、军工、无线通信、传感器、计算机和网络等方面。
目前全世界封装产值只占IC总产值的10%左右,当SiP技术被封装企业掌握后,产业格局就要开始调整,封装行业将会出现一个跳跃式的发展,这是中国发展具有IP核的大好时机。毋须置疑,SiP技术不仅面临着更大的机遇和挑战,而且也孕育着更为广阔的发展空间。
SiP技术是近些年来国内外研究的重点,是电子系统小型化的重要手段,SiP可以通过传统的微组装技术来实现3D系统级封装,表现为芯片堆叠、封装堆叠及基板堆叠等方式来实现,另一种方式是通过硅通孔技术(TSV)实现系统级封装。
在国内,越来越多的电子设计工程师开始关注和学习SiP的技术,但由于目前关于SiP设计和仿真方面的综合书籍很缺乏,设计者往往无从下手,这在一定程度上也阻碍了SiP技术在国内的快速发展。
Mentor Expedition是一款专业的SiP设计工具,包括原理图设计、版图布线设计、电学分析及热分析等模块,可以实现芯片堆叠、基板堆叠、复杂腔体结构设计,是一款真正意义上的3D设计工具。
+ R$ v% C( l. }! P
《SiP系统级封装设计与仿真》重点基于Mentor ExpeditionEnterprise Flow设计平台,介绍了SiP设计与仿真的全流程。特别对键合线(Wire Bonding)、芯片堆叠(Die Stacks)、腔体(Cavity)、倒装焊(Flip Chip)及重分布层(RDL)、埋入式无源元件(Embedded Passive Component)、参数化射频电路(RF)、多版图项目管理、多人实时协同设计(Xtreme)、3D实时DRC等最新的SiP设计技术及方法做了详细的阐述。在本书的最后一章介绍了SiP仿真技术,并通过实例阐述了SiP的仿真方法。
4 O$ ?  h9 c) q2 t
本书适合SiP设计用户、封装及MCM设计用户,PCB设计的高级用户,所有对SiP技术感兴趣的设计者和课题领导者,以及寻求系统小型化、低功耗、高性能解决方案的科研工作者。
8 H' ?3 k5 L$ {5 ]- [
开这个帖子的目的其实主要为了和大家互动,是否要买这本书主要看实际设计中是否真的需要用到上面的技术了。
欢迎交流,欢迎讨论!
5 K- E+ {+ x% z( H5 [/ i" b

; @) F" {' A5 u3 _. E. Z
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 楼主| 发表于 2017-7-24 23:24 | 只看该作者
xxlljj 发表于 2017-7-24 17:13
( T2 M! }0 p3 E8 c' q* \楼主,请教您些问题。我原本是板级的Layout,现在配合公司芯片部门,帮他们检查芯片内部走线是否有问题,请 ...

) h+ L, k0 c( ?- M% `4 a( o  Q你说的应该是芯片封装内部的走线,如果是单芯片封装,走线就比较单一,主要是前期要调整好引脚分配以及电源和地的引脚分配,后期基本就是点对点连接了。- @- K$ _% h7 T, N  Y5 S
如果是SiP等多芯片封装,就需要考虑芯片布局\电源地的合理分配\封装引脚的调整等因素,前期工作做充分了,后期布线才能比较顺利!
- t" D+ v% Q0 p8 C

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谢谢,有时间好好学学  详情 回复 发表于 2017-7-25 10:41

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 楼主| 发表于 2015-3-9 12:59 | 只看该作者
wgljw2000 发表于 2015-3-5 09:09! v8 ^. B. w3 Z& x8 U2 G: \* k
楼主,请教一下,SiP只需要PCB面积的10-20%左右,功耗的40%左右,特别是功耗降低40%,这个是什么原因?还有 ...
5 p1 q' G, T  ~
功耗的降低主要得益于几个方面:1.传输路径大大缩短,消耗在传输路径上的功耗大大降低了。- g4 l$ }" D5 K, b4 L
2.芯片驱动要求的降低,在功耗上也会有很大的节省。2 W: k1 J8 R' p. f  {
综合下来和同样功能的PCB比较能降低大致40%左右。3 W9 S2 V& d, ]) d7 _2 a

( N) T' i! s$ v
7 F, ~& D4 d9 g$ n一般来说成本比PCB高,如果批量大,可能比PCB还要低。
: s" ]3 X+ a7 j/ P2 P( I

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 楼主| 发表于 2015-10-30 14:50 | 只看该作者
chrischouchou 发表于 2015-10-21 10:39) z6 V$ a% I& b" x' p  @
楼主,能否介绍国内现在有哪些可以接受小批量的封装公司,我在网上查到了欧比特这个公司,不知道封测水平 ...

! R1 r: S) u4 ]: E以前单位用过欧比特做过的二次封装存储器,就是把现成风装好的芯片打磨然后再封装的产品,其它没有接触。据说现在也在做SiP。  ?: _( @/ Y7 {. v* e/ E" U" z) d* g

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 楼主| 发表于 2015-3-3 22:50 | 只看该作者
有和“先进封装及SiP相关”的问题都可以在帖子里讨论!

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发表于 2015-3-5 09:09 | 只看该作者
楼主,请教一下,SiP只需要PCB面积的10-20%左右,功耗的40%左右,特别是功耗降低40%,这个是什么原因?还有,价格和PCB 相比如何?

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功耗的降低主要得益于几个方面:1.传输路径大大缩短,消耗在传输路径上的功耗大大降低了。 2.芯片驱动要求的降低,在功耗上也会有很大的节省。 综合下来和同样功能的PCB比较能降低大致40%左右。 一般来说成本  详情 回复 发表于 2015-3-9 12:59

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发表于 2015-9-23 15:22 | 只看该作者
新手请教个问题,SiP原理图的绘制是不是跟做PCB画原理图的方法和使用的工具都差不多?

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是的,目前采用的是相同的原理图工具。  详情 回复 发表于 2015-9-24 15:21

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 楼主| 发表于 2015-9-24 15:21 | 只看该作者
chrischouchou 发表于 2015-9-23 15:22* v1 f. M3 p# W# U9 d3 U, r
新手请教个问题,SiP原理图的绘制是不是跟做PCB画原理图的方法和使用的工具都差不多?
) {* u- C, R; w3 ~  i
是的,目前采用的是相同的原理图工具。8 L/ J, c; Y* P7 ~6 V2 O* `

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楼主,能否介绍国内现在有哪些可以接受小批量的封装公司,我在网上查到了欧比特这个公司,不知道封测水平怎么样,我买了您的书,看到里面介绍了一些封装企业 ,但是没有这个欧比特,您能给评价一下吗?谢谢  详情 回复 发表于 2015-10-21 10:39

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li_suny 发表于 2015-9-24 15:218 `8 j- P/ J# j7 A  m
是的,目前采用的是相同的原理图工具。

! e) ?7 b/ Q* Z$ }( A+ @楼主,能否介绍国内现在有哪些可以接受小批量的封装公司,我在网上查到了欧比特这个公司,不知道封测水平怎么样,我买了您的书,看到里面介绍了一些封装企业 ,但是没有这个欧比特,您能给评价一下吗?谢谢4 b3 ]* k% C! [$ t0 @. A

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以前单位用过欧比特做过的二次封装存储器,就是把现成风装好的芯片打磨然后再封装的产品,其它没有接触。据说现在也在做SiP。  详情 回复 发表于 2015-10-30 14:50

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发表于 2015-12-13 00:03 | 只看该作者
学习了

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这个帖子是以前发的,大家可以继续在里面提问题。 无论任何问题,我一定会做出答复!  详情 回复 发表于 2017-1-11 17:34

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 楼主| 发表于 2017-1-11 17:34 | 只看该作者
风影楼 发表于 2015-12-13 00:03
2 q+ s# s, ?0 R学习了
5 }$ {. A* S2 G* |6 H% v4 E7 C$ f
这个帖子是以前发的,大家可以继续在里面提问题。- ^: d* Q% d. |7 Z3 M2 Y, ~9 |
无论任何问题,我一定会做出答复!
' D' c% ?6 G  h/ o

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发表于 2017-7-24 17:13 | 只看该作者
楼主,请教您些问题。我原本是板级的Layout,现在配合公司芯片部门,帮他们检查芯片内部走线是否有问题,请问,这种要注意什么呢?看了文件,都是任意角走线,孔直接打在了BGA的pad上,还有设计规则这些都要检查吗?可能有点脱题,期待您的回答

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你说的应该是芯片封装内部的走线,如果是单芯片封装,走线就比较单一,主要是前期要调整好引脚分配以及电源和地的引脚分配,后期基本就是点对点连接了。 如果是SiP等多芯片封装,就需要考虑芯片布局\电源地的合  详情 回复 发表于 2017-7-24 23:24
天空没有飞过的痕迹,但我已努力飞过

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发表于 2017-7-25 10:41 | 只看该作者
li_suny 发表于 2017-7-24 23:24
2 x" ^, k( [, B你说的应该是芯片封装内部的走线,如果是单芯片封装,走线就比较单一,主要是前期要调整好引脚分配以及电 ...
) s- A9 x/ p+ I1 y7 [$ t
谢谢,有时间好好学学
4 S  c" q+ e) c2 u! ]1 T  _
天空没有飞过的痕迹,但我已努力飞过

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发表于 2017-7-26 19:22 | 只看该作者
楼主,拿到了一份别人做好的SIP文件,其中的键合线(Wire Bonding) SIP中没有显示,但是3D图中是有的,这是怎样设置的呢?如何显示出来呢?多谢

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是什么格式的文件?  详情 回复 发表于 2017-7-27 23:25
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 楼主| 发表于 2017-7-27 23:25 | 只看该作者
xxlljj 发表于 2017-7-26 19:22
0 F/ M' l  t8 P4 Q* J7 O3 _' f2 C& |楼主,拿到了一份别人做好的SIP文件,其中的键合线(Wire Bonding) SIP中没有显示,但是3D图中是有的,这 ...

: d9 h3 J- F. S( f2 u+ }* c是什么格式的文件?+ n" W& S4 @. c! {( X+ s. ^# s8 c

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扩展名是sip,直接打开SIP文件看不到,但是应用里面自带的3D VIEW是可以看到的。多谢,正在努力学习  详情 回复 发表于 2017-8-1 19:12
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