ddr3分享一下设计。

chisir2000

免费贡献给大家。

游客，如果您要查看本帖隐藏内容请回复

cousins

你要看你是做什么产品的
! u0 U/ q0 h' |) B# g+ ^工业级，军事级的才可能满足你3W的要求，大部分民用的消费级产品很少有满足3W的。
第九条要放在ddr颗粒stub前。
( T( O8 r! i, Z# x; ^8 M% x- ]; |( S! ~第二条25mil太夸张了，虽然很多design guide上是要求这样，但是即使你25mil等长了，未必你的延时就真的是这样，这和你路径上的过孔，拐角，蛇形绕线都有一定的关系，所以我的建议是100mil以内。
cmd/addr/ctrl不必那么严格，有write leveling帮忙调shift to ck，所以你控制在300mil以内就可以了。
vref做屏蔽这种事，有很多公司都这么做，我是没干过，也没见有SI问题。
其他都还是可以的。
$ h9 B% g6 M8 k  {fly-by拓补的每个颗粒clk对应的颗粒内的DQS约束即可，不用全部等长。write leveling是个好东西。

! f4 Y% B" T! U$ e: Z1 K

cousins

ggbingjie 发表于 2014-12-5 08:54
我想问下，数据组与数据组之间有没有时序方面的要求？

没有直接的要求，通常是组内DQ-DQS
但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长是最笨但是较为有效的做法，但是未必是时序裕度最大的设计，通常芯片内部还会有bump到die的线长，那未必是等长的，何况还有封装引起的上升沿变化使得相位偏移，所以，还是用模型仿真确定需要多少。通常300mil以内就能满足基本的时序要求。

: r7 [; ^1 O7 h2 s' u- Q

cousins

zhanglin880126 发表于 2014-10-24 11:59
同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

, T% S5 U" i) K6 u1 [1 g$ o  h通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。
6 W/ N! Q+ @2 E, _  K" S# f
0 t7 R& F7 G  C7 J所以建议电感下部不要走任何其他网络线，包括地。
, e3 @1 l) X# Z  U8 a, P$ g& \

9 q7 |1 t# H; u% v; @2 O

liangweiss

下载学习，多谢分享，顶一下

mintjelly_abc

电感 L1 在2~4层对应的部分都挖空了，能解释下作用吗？

zhanglin880126

同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

1010422901

多谢分享！

mc516

好人啊，谢谢

kiddy01

多謝分享

tb52088

说是不要钱的为什么还要体力的

qiantan

ls的，看帖不仔细啊  明明有baidu 盘。。

zhanglin880126

cousins 发表于 2014-12-4 15:00
通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。
# p& d) E9 V6 n" D
/ k4 l& ], A2 X ...

- K! m* v5 s' Y: ^6 S那这个意思是要将电感下面每一层的地都要割开吗？还是说只是临近的层？

ggbingjie

cousins 发表于 2014-12-4 15:00
通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。
' A$ W' c. `& s  |. M( ?3 ?1 V
6 m5 f8 M( C7 z. d$ n+ L ...

我想问下，数据组与数据组之间有没有时序方面的要求？
: U- R  \# v- q5 v6 G' k

cousins

zhanglin880126 发表于 2014-12-4 15:42
3 o( J  }$ f2 ]3 b那这个意思是要将电感下面每一层的地都要割开吗？还是说只是临近的层？

9 `' Q- O+ T& P! [/ W5 Y) ?6 X临近的层就够了。

8 a5 M( V9 V3 h& ~# z( ?6 ~4 n

ggbingjie

; i: R: o" \8 j

cousins 发表于 2014-12-5 09:00
没有直接的要求，通常是组内DQ-DQS
但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长 ...

DDR3的规则
4 Y7 ?5 T# t+ j, @1 ?% d