利用vhdl实现分频

chenqinte

我想用vhdl实现时钟的分频,但我只会50%占空比的偶数分频,因为还是菜鸟,不太了解怎么进行奇数和小数分频,请大虾指教.最好有程序例子进行说明,谢谢

chenqinte

9 I5 E! H; G1 G/ W2 e没人顶哦,这是我写的一个小程序不过仿真的结果可以实现3分频,但在板子上跑时,分频乱七八糟的,不知道为什么
  a+ h/ V  u3 Olibrary ieee;
use ieee.std_logic_1164.all;
- N6 e4 z0 `& D% {use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
6 U0 o% L% v6 r, rentity febpin is
, m; {$ z; V! r+ T' u port(
  s3 v7 g5 ?6 B$ `. [4 v0 g# L  clk:in std_logic;
' K! c- V; d1 F- [) x7 A; F/ E- G" t  div3:inout std_logic
  );
end;
- m3 U0 Y+ }  ^  D, y) ~architecture behavioral of febpin is
signal cnt:integer range 0 to 2;
signal q:std_logic:='0';
; M5 \: S3 T4 k8 N, m( ~1 b, Hbegin
process(clk)
begin
if (clk'event) then
, h/ N$ l  V( b) k( ^8 |  if cnt=2 then
  q<=not q;
  cnt<=0;
  else
2 |7 R+ T; y- Y) {* `' n+ S  cnt<=cnt+1;
  end if;
: \3 T* }; W5 K+ e+ M end if;
" L! ~  l# @- w' C end process;
div3<=q;
+ q& |- H2 n0 p* o( l0 q- p: g7 K) Lend behavioral;