不理解ALTERA的FPGA里面的scfifo的用法

51video · 发表于 2009-10-15 13:32

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如图，ALTERA的FPGA给出了如下的图片，但是如何读懂啊？

cxdzy · 发表于 2009-10-16 21:02

看上去绿的是输入端，红的是输出端，clock为读写时钟，wrreq为写使能，当wrreq为高电平时，在clock的上升沿将data上的读入队列尾。rdreq应当是读使能，当rdreq为高电平时，在clkok的上升沿在q上顺序输出队列中的数据，aclr应当是异步清0端。emptv用于指示队列是否为空，从图中看应当是高电平有效，推断full用于指示队列是否为满，同样是高电平有效，而q为数据输出端。另外，可以从图中还可以推断出q有保持数据的作用，q中的数据在新的数据输出之前将会保持不变。