找回密码
 注册

QQ登录

只需一步,快速开始

扫一扫,访问微社区

巢课
电巢直播8月计划
查看: 1151|回复: 2
打印 上一主题 下一主题

求助!模块分析,十万火急,望各位大大分析下啊

[复制链接]

1

主题

2

帖子

-1万

积分

未知游客(0)

积分
-11985
跳转到指定楼层
1#
发表于 2010-4-23 12:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您!

您需要 登录 才可以下载或查看,没有帐号?注册

x
我做的是出租车计费系统,VHDL语言做的,也就是从网上下载的。请问一下下面的程序中SE模块和DI模块是干什么用的啊?拜托帮忙,快答辩了!3.3.1
" D9 `+ }& ^* i1 e5 S) ?7 G% A2 }7 Z

5 I" j; U" t2 l+ F
JIFEI
$ }) }" V' y2 [0 z" R
的实现4 Q1 p1 ~) m& E3 x6 K

该模块是模拟汽车启动,停止,暂停加速。模块如图4:

CLKSTART) Y7 c. a4 ?7 ?8 ~
CHEFEI[12...0]
STOP
" ]8 q. p* X. N( @0 W3 bLUC[12...0]
PAUSEJS
3 v- u: q$ _, U0 W

' f0 m* y* H4 K- o- `" }8 X

图 4' O0 i- }# u& y2 H. ~7 w* G
JIFEI模 块

输入端口" g; Z& j3 r3 p$ q2 ^% N
START、STOP、PAUSE、JS2 T. g. w6 z! M4 u# w
分别为汽车起动、停止、
暂停、加速按键。程序如下:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity jifei is

port (clk,start,stop,pause,js:in std_logic;

chefei,lucut integer range 0 to 8000);

end jifei;

architecture rtl of jifei is begin process(clk,start,stop,pause,js) variable a,b:std_logic;

variable aa:integer range 0 to 100; variable chf,lc:integer range 0 to 8000; variable num:integer range 0 to 9;

begin if(clk'event and clk='1')then if(stop='0')then

chf:=0;

num:=0;

b:='1';

aa:=0; lc:=0; elsif(start='0')then b:='0';

chf:=700;

lc:=0;

elsif(start='1' and js='1'and pause='1')then if(b='0')then

num:=num+1; end if; if(num=9)then lc:=lc+5; num:=0; aa:=aa+5;

end if;

elsif(start='1'and js='0'and pause='1')then lc:=lc+1;

aa:=aa+1; end if; if(aa>=100)then a:='1';

aa:=0; else a:='0'; end if;

if(lc<300)then null;

elsif(chf<2000 and a='1')then chf:=chf+220;

elsif(chf>=2000 and a='1')then chf:=chf+330;

end if;

end if; chefei<=chf; luc<=lc;

end process;

end rtl;

3.3.2% f- `! x  @! ~) t3 q" k. W/ K
2 C: t* j; r/ w! O+ G9 }" m- B
X. h6 K9 b4 e! Q5 A$ W6 e  {3 J! N
的实现% |, I+ i) ~, n, O2 c% a+ A. k8 K; a! Q

模块X见图5。该模块把车费和路程转化为4位十进制数,daclk的频率要比 clk快得多。

       AGE[3...0]        ASH[3...0]DACLK
4 E0 U' @/ f7 Q2 O  D4 G# _ABAI[3...0
]ASCORE& v, V+ _- T% Q$ i- d0 u" h9 |6 _% B
AQIAN[3...0]
BSCORE
0 [4 e1 M. @+ K; J$ e) h; bBGE[3...0
BSHI[3...0]BBAI[3...0]BQIAN[3...0]9 {9 [, v7 U2 Y/ B! ^+ l: j4 U% Y2 {9 q


( C$ U3 _3 {6 x  ~2 c* c, m/ \

图5 X模块

该模块的程序如下:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity x is

port(daclk:in std_logic; ascore,bscore:in integer range 0 to 8000; age,ashi,abai,aqian,bge,bshi,bbai,bqianut std_logic_vector(3 downto 0)); end x ;

architecture rtl of x is begin

process(daclk,ascore)

variable comb1:integer range 0 to 8000;

variable comb1a,comb1b,comb1c,comb1d:std_logic_vector(3 downto 0);

begin

if(daclk'event and daclk='1')then

if(comb1<ascore)then

if(comb1a=9 and comb1b=9 and comb1c=9)then comb1a:="0000";

comb1b:="0000"; comb1c:="0000"; comb1d:=comb1d+1; comb1:=comb1+1;

elsif(comb1a=9 and comb1b=9)then comb1a:="0000";

comb1b:="0000"; comb1:=comb1+1; comb1c:=comb1c+1; elsif(comb1a=9)then comb1a:="0000"; comb1b:= comb1b+1; comb1:= comb1+1; else

comb1a:= comb1a+1; comb1:= comb1+1; end if;

else

ashi<= comb1b; age<= comb1a; abai<= comb1c; aqian<= comb1d; comb1:=0; comb1a:="0000"; comb1b:="0000"; comb1c:="0000"; comb1d:="0000"; end if;

end if;

end process;

process(daclk,bscore)

variable comb2:integer range 0 to 8000;

variable comb2a,comb2b, comb2c,comb2d:std_logic_vector(3 downto 0);

begin

if(daclk'event and daclk='1')then if(comb2<bscore)then

if(comb2a=9 and comb2b=9 and comb2c=9)then comb2a:="0000";

comb2b:="0000"; comb2c:="0000"; comb2d:=comb2d+1; comb2:=comb2+1;

elsif(comb2a=9 and comb2b=9)then comb2a:="0000";

comb2b:="0000"; comb2:= comb2+1; comb2c:= comb2c+1; elsif(comb2a=9)then comb2a:="0000"; comb2b:=comb2b+1; comb2:=comb2+1;

else

comb2a:= comb2a+1; comb2:= comb2+1; end if;

else bshi<=comb2b; bge<=comb2a; bbai<=comb2c; bqian<=comb2d;

comb2:=0;

comb2a:="0000";

comb2b:="0000"; comb2c:="0000"; comb2d:="0000"; end if;

end if;

end process;

end rtl;

3.3.3
; @+ b) R" Y+ a: d3 Q  H; Y
7 y# O! D2 g) J2 W" K: @
XXX1
+ S; ^; K3 C0 ^' c
实现
! D6 f5 P+ Z  W" R. c

模块XXX1见图6。经过该八进制模块将车费和路程显示出来。该设计采用的是共阴极七段数码管,根据16进制和七段显示段码表对应关系,用VHDL的CASE语句可方便的实现他们的译码。

动态扫描时利用人眼的视觉暂留原理,只要扫描频率不小于34HZ,人眼就感觉不到显示器的闪烁。本系统24HZ的扫描脉冲由相对应的外围电路提供。动态扫描电路设计的关键在于位选信号要与显示的数据在时序上一一对应,因此电路中必须提供同步脉冲信号。

C[2...0]A1[3...0]A2[3...0] A3[3...0]
* r: C: _4 e7 ]: V$ A  M
, }4 G- z* Y1 B  [2 zDP
A4[3...0]B1[3...0]5 p3 G. O7 l' i) E. }/ J6 `  Z
6 ?. Z# r/ f% i2 g9 e; A& P. C
D[3...0]
B2[3...0]B3[3...0]B4[3...0]. y/ i$ c: S0 P: T& T

9 D! @5 A8 T% l0 R

图 6 模块XXX1

这里采用八位计数器提供同步脉冲,VHDL语言如下:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity XXX1 is

port(c:in std_logic_vector(2 downto 0);

dput std_logic;

a1,a2,a3,a4,b1,b2,b3,b4:in std_logic_vector(3 downto 0);

d:out std_logic_vector(3 downto 0));

end XXX1;

architecture rtl of xxx1 is begin process(c,a1,a2,a3,a4,b1,b2,b3,b4)

variable comb:std_logic_vector(2 downto 0);

begin

comb:=c;

case comb is when000=>d<=a1;

dp<=0;

when001=>d<=a2;

dp<=0;

when010=>d<=a3;

dp<=1;

when011=>d<=a4;

dp<=0

;
1 U+ P/ s6 ~; X/ a$ w* D7 o! l8 P
when”100”=>d<=b1;

dp<=’0’;

                  when”101”=>d<=b2;

dp<=’0’;


; ]4 l6 y5 ^! ?0 l) Uwhen
”110”=>d<=b3;

dp<=’1’;

when”111”=>d<=b4;

dp<=’0’;

when
. s/ x% j2 S- ]" vothers=>null;

end
- C- ]" V% O* ~0 M8 l: Z4 H6 x9 k: icase;

end
/ |, s+ F% _4 i! C+ n" Pprocess;

end0 _/ [! C' Q: g7 J! J3 U4 e* w1 l
rtl;

3.3.4, |' q& @$ I: ]/ p& K( J% ?

' @' H/ b7 Y0 U
SE
7 U3 H# Q, w0 N! r
的实现( [; P% g9 ]0 T

模块
3 {) ?+ B9 g# cSE$ h- |4 R/ h. }" s/ n  A2 k
见图+ C' R3 d" E2 c* T: F9 Y, s" Y
7:该模块是系统检测模块。

CLK
+ b9 }  M; Y, ^' q2 N5 ]* d4 F' `) s. e- T4 ]1 B
A[2...0]
2 r. M4 k8 n% U7 |% w9 k: |. S9 K


  k# X* U; i. f( g' k: V/ R

/ x& y, Q$ `) V
7
" ?; V0 I" F7 e5 }SE
( e8 p2 h/ A& I; i) O, X

模块SE程序如下:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity se is port(clk:in std_logic;

a:out std_logic_vector(2 downto 0));

end se;

architecture rtl of se is begin

process(clk)

variable b:std_logic_vector(2 downto 0);

begin

if(clkevent and clk=1)then if(b=111)then

b:=000;

else b:=b+1; end if; end if; a<=b;

end process;

end rtl;

3.3.5: |) T2 M+ C. I( d5 I) T2 [

& t) I1 k$ \3 |- h5 C! I: q
DI
. K6 C' |5 B4 A# f" t2 o) D% l
的实现) N# J% `! p/ f' z

模块DI见图 8

D[3..0]: L& J& x6 ^9 ?! x6 m+ l

6 p8 D- a# |  E0 lQ[6..0]

+ x7 K, B! ]7 F' V. ^" [6 e
; U  p1 O/ m: I# j) f% B% o

2 \9 q6 {! t6 X/ }/ h1 d& i( u

$ X  s4 d( z+ ~, m$ k9 Z


% l; L/ X% K5 U* Z2 y/ \# v4 B8 p7 Y1 F2 N* P9 b5 B: g% {! I
8 DI模块

模块DI的程序如下) X- r- A8 l2 v0 q. M  Q8 x+ ~

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity di is

port(d:in std_logic_vector(3 downto 0);

q:out std_logic_vector(6 downto 0));

end di;

architecture
; H8 |: B5 z; Zrtl of di is begin

process(d)

begin

case d is when0000=>q<=0111111;

when0001=>q<=0000110;

when0010=>q<=1011011;

when0011=>q<=1001111;

when0100=>q<=1100110;

when0101=>q<=1101101;

when0110=>q<=1111101;

when0111=>q<=0100111;

when1000=>q<=1101111;

when others=>q<=1101111;

end case;

end process;

end rtl;

分享到:  QQ好友和群QQ好友和群 QQ空间QQ空间 腾讯微博腾讯微博 腾讯朋友腾讯朋友 微信微信
收藏收藏 支持!支持! 反对!反对!

15

主题

73

帖子

2311

积分

四级会员(40)

Rank: 4Rank: 4Rank: 4Rank: 4

积分
2311
2#
发表于 2010-4-26 15:00 | 只看该作者
怎么分析呀,图看不到呀
* L1 w, {* C. i! b, yVHDL忘记的差不多了
( H: u+ A  ?( w# M1 _% S- G外面的公司,用VERILOG的多些

1

主题

2

帖子

-1万

积分

未知游客(0)

积分
-11985
3#
 楼主| 发表于 2010-4-27 09:21 | 只看该作者
回复 2# leiyanjiao
. m5 c+ J/ K( h" z4 M, ?* q  S6 d! u$ }9 `# L" s% C& B

5 b" k. e( {4 K% {& t0 \    额,谢谢啊
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

巢课

技术风云榜

关于我们|手机版|EDA365 ( 粤ICP备18020198号 )

GMT+8, 2025-2-19 06:47 , Processed in 0.067153 second(s), 32 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表