请教问题（fpga）

cwfang

现在想要设计一个原理图，ad输入，da输出。
其中ad芯片输出的是lvds信号（500M），给一个高速fpga（信号的频率会降到250M)，然后高速fpga给一个大容量的fpga，接着信号（250M)又给另一个高速fpga。然后输出lvds信号（500M）给da芯片。

现在想问的是高速fpga输出的是lvds信号还是普通的ttl信号好实现？

cwfang

回复 1# cwfang
. u$ d2 I. A4 C* y/ C& w
; @+ Y" o  C; G- n7 i& C6 L
    这个问题怎么没人响应呢

weign

信号降到250M,你是打算做拼字处理吗?给一个大容量FPGA,接着又给另一个高速FPGA...看不明白,为什么不直接使用一个大容量的FPGA呢?如virtex5系列...

7 s' R  f' f. p: l& M使用lvds电平....

cwfang

回复 3# weign
! S, E4 z+ D( V8 N) h/ T, s

. S( H' A7 F! j, C4 O8 V  S    高速FPGA只用来处理信号，不占用内部资源。而大容量FPGA相当于一个RAM。如果只用一个大容量的FPGA，我们已经做了一板了，只能达到200M。用的芯片是stratix2的片子

uestczgm

那么高频率自然用lvds了

weign

回复 4# cwfang
1 z8 H8 C  J7 x5 l' Q6 U

4 e+ c8 P; V4 u, w   感觉很浪费...altera的片子只用过cyclone3,跑过400MHz,没问题...

cwfang

回复 6# weign
1 a- j: d5 R- L$ l+ C1 s) Y
* M* b) ?& ~$ h0 g" n1 x
4 ]/ `8 [. J# S4 G( X4 P7 D    IO的速率能达到，没问题的。只是内部处理的时候，速度达不到

weign

回复 7# cwfang


4 L% z; N3 ^5 h   我是做硬件的,FPGA代码偶尔才写...尝试使用片内总线做高速互联,数据分模块同步处理,再在模块中使用流水线式处理,注意单位模块cash的算法...不知道这个提议是否有帮助

cwfang

回复 8# weign
8 {  @& l0 @! Y4 b. n

$ d% a$ l4 P& G. o' |+ U$ O   恩， 谢谢哦！