关于DDR2与ARM接口的疑问

answer123456 · 发表于 2013-7-6 16:14

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如图中，ARM的DDR2接口与DDR2数据接口为什么不是D0对D0....D15对D14呢？在RK的平板方案中也见过这种接法，想问一下这样的话处理器是如何传数据的？

kenhzh0 · 发表于 2013-7-13 20:09

这个问题没有人回答啊？还等着学习下呢！

part99 · 发表于 2013-7-24 11:11

1. 这种接法是对的，我验证过；
2. 需要同组内才可以交换数据线；
3. 原理是内存的数据线只是存放数据，而CPU是根据CPU的数据线来存取，与内存的数据线顺序无关。

answer123456 · 发表于 2013-8-2 09:12

part99 发表于 2013-7-24 11:11
1. 这种接法是对的，我验证过；
2. 需要同组内才可以交换数据线；
3. 原理是内存的数据线只是存放数据，而 ...

3Q。是的，相当于存数据到一组容器，数据按什么顺序放就按什么顺序取。有时为了布线方便而调整组内的顺序吧。

emanule · 发表于 2013-8-2 09:13

answer123456 发表于 2013-8-2 09:12
3Q。是的，相当于存数据到一组容器，数据按什么顺序放就按什么顺序取。有时为了布线方便而调整组内的顺序 ...

我也是这么理解的不知道对不对

weihuaping118 · 发表于 2013-8-18 10:12

3楼正解

liudong117813 · 发表于 2014-11-11 13:38

为了LAYout方便，你按照什么样的顺序存进去就按照什么样的顺序读出来，结果是一样的，Lane组和Lane组之间可以调换，Lane组之内顺序可以调换。

liangkai520 · 发表于 2014-11-17 08:35

一看就不是做硬件的，这类线要根据你ARM机本身的引脚来定义。

myl593799546 · 发表于 2015-1-27 16:45

涨姿势了

xuexukesina · 发表于 2015-2-27 16:30

技术流 · 发表于 2015-2-28 15:57

3楼正解。不懂8楼是什么意思。

hagelee · 发表于 2015-3-10 12:23

1、对于控制器而言，连接到内存颗粒的数据线是通过一个叫PHY的接口实现的，无论PHY跟内存颗粒之间怎么连，我只要保证PHY到控制器的32bit/64bit数据线顺序按照控制器要求排好就行了。
2、同组交换数据线或者非同组交换数据线，这些都取决于PHY的设计，由于PHY集成到了CPU中，也就说取决于CPU的设计了。这里之所以验证没有问题，是因为软件配置已经对应了，如果不改软件，互换一根数据线试试，应该不会正常工作了。

killer00 · 发表于 2015-12-25 13:31

:time:

zbt_25 · 发表于 2016-1-21 14:57

学习了

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