问点Quartus II 的问题

sutee7907

为什么我用Verilog HDL语言在 Quartus II 里加上'timescale 10ns/1ns 会提示出错 Error: Verilog HDL syntax error at mult_tp.v(3) near text '
. b* g2 L, v+ B# b( h& `* BError: Verilog HDL syntax error at mult_tp.v(3) near text "'";  expecting "module", or "macromodule", or "primitive", or "(*", or "config", or "include", or "library"
; {- W: r( [, \6 bError: Ignored module "mult_tp" at mult_tp.v(4) because of previous errors
Error: Ignored module "mult8" at mult_tp.v(21) because of previous errors
源程序是这样的，
'timescale 10ns/1ns
% K  G4 p4 r  G7 J/ Q8 o( Kmodule mult_tp;
- r5 I* Q# z9 v. X# Q3 l9 E5 Greg[7:0] a,b;
wire[15:0] out;
: `4 p) i/ r9 U  dinteger i,j;
mult8 m1(out,a,b);
initial begin
( b4 ]( R( F7 Y- w        a=0;b=0;
  a5 i! m/ o0 T! H# z1 {        for(i=1;i<255;i=i+1) #10 a=i;
2 R$ `8 c7 k  q# X# P5 z# r1 S' zend
$ X; f+ ^$ u: P3 E+ d, W/ `initial begin
# \: O  C5 p9 L$ i  u        for(j=i;j<255;j=j+1) #10 b=j;
                end
initial begin
  d5 r0 q" x. Z! w8 }        $monitor($time,,,"%d*%d=%d",a,b,out);
        #2560 $finish;
        end
endmodule
module mult8(out,a,b);
parameter size=8;
0 s# }& }, E) Yinput[size:1] a,b;
output[2*size:1] out;
assign out=a*b;
endmodule
请问还需要设置什么吗？时序和功能仿真都有错。

maochencw

是`timescale，注意那个点，不是'是而是`

sghgfmu

回复 1# sutee7907
% [, M0 p, V. S3 V; W9 `
! R' H! w) ~% T
( E. e& t4 ^, k& ~8 V) z( r/ F0 |   就是二楼所说的问题呀，那个·是跟~一个键的那个点