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本帖最后由 LIN木木 于 2018-6-20 18:16 编辑 & D, P7 k6 e) }
* T" k( |% [! }) f) o
1、安装好allegro 16.6转PADS VX2.36 o. i- W- v2 p- N
2、添加以下用户变量5 N* h0 X7 G/ v
变量名:AEX_BIN_ROOT, r' h. n9 _) G) d4 ~$ f m
值: PADS软件中translators软件的bin目录路径( Q4 F' z# ^. F2 d; X
变量名:AEX_ENABLE_JOBPREFS_LAYER_FIX
- Q, H, t+ K# w# P( d j4 o值: 1
8 I1 K9 G, f& q$ ^9 h0 g变量名:Home
+ R0 b0 Y. f5 `6 O8 c4 F5 s值:Cadence软件的pcbenv文件夹所在目录的路径2 K, O1 r6 h0 q( ]% o3 F) |6 A
3、将PADS软件skill_scripts目录里面的文件全部复制到Cadence软件的pebenv目录里面 ' M# D5 y7 {% P
4、打开要转换的文件,选择allegro PCB editor XL版本及以上版本,在Allegro软件的Setup下的user preferences Editor 中的Skill选项里,在telskill选项中打√ , 这时软件会弹出一个对话框,不用理会,关闭就是
) t% B, E B: |6 X5、command命令栏中输入skill load "dfl_main.il",回车后,会看到返回T。 注意,输入时,引号不能少,load和引号间是有空格的
* _/ A- g+ v Q, V0 B m* R以上步骤是copy来的,以下是我遇到的情况和解决办法: s$ V: l2 V) a% b4 n* W" a
第5步出现:7 z, k3 s8 p" w% v7 n0 p" v
E- *Error* load: can't access file - "dfl_main.il"# q# h! G7 O# E; Z& U+ O
What!这是什么鬼,完全按步骤来的啊, u4 Y. H; ?& `; T/ n2 c0 ^
好吧,继续查找原因
: f4 Z V/ g$ F# K1 H发现在pcbenv文件夹下还有一个pcbenv文件夹
+ N! H6 s! w( T7 a! a
" n! J9 Z" |, h, t
猜测是文件指向的问题,于是再将D:\PADS\PADSVX.2.3\SDD_HOME\translators\skill_scripts下所有文件复制到新的pcbenv文件夹下
3 m+ |" h# t4 O% }重新运行skill load “dfl_main.il”% Q0 F4 C' [) b+ ]5 W" K; `
这下子就OK了,然后main out
- {" i- Z3 Z+ F$ V* _弹出
' i% a. G& X( W' p
" q9 U% N7 o, B& ~0 a& D怎么和网上的步骤不一样啊?不管,先转再说,转完后看到Done了
) H3 s( L8 L' Z
8 h( }, ~0 q+ |, o* F1 F
好了,这下打开allegro Designs Translator,开始转PADS* l( s3 r+ q6 {2 `$ k4 B
$ p" h, D% n+ w3 N) f, g1 G
竟然又出现错误->>
1 D8 W: h9 u2 e5 Q; f: z+ W) `( r
& w+ O( ?/ |" L$ N+ _6 K
好吧查看下文件LayoutDB.dfl,记事本打开,发现有错误' W [) z. s) u$ @7 a. b& s
+ @0 ^3 Z! v4 m5 q7 s
猜测是brd文件本身存在DRC错误,于是换一个简单点的没有错误的文件试下。: P) w/ j6 j6 x& _0 |
这次用的是allegro自带的文件
/ e& r! h1 k) S6 {6 S. z* d
. L) C; R- H5 c$ g) z p
继续,这下竟然可以了-->>
" M4 C* d5 T8 Q a: k4 ^
6 a2 g, w5 `' M( @9 L1 Z/ n转换完后,文件夹下出现design_1529488404.pcb3 D& K5 K2 j d) D9 ?0 z% u' g0 @
! y, U, Y# Y( ^4 c* A用PADS打开,成功了
) I8 b7 y7 Q# | u0 S* n! G7 Z* J4 Z
" L# O7 x* U6 P/ w( A
至此,转换完成!, P4 Y1 y- B# V/ n4 g
( g6 u% I" l+ O4 q8 ^. @
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