QUATRTUS II 9.1在编译时报10482，ROM_DATA未定义错误

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各位好：
& @% Z/ Y0 t9 {! }1 k       才开始学习FPGA。在看清华的ALTERA FPGA工程师成长教程时使用第六章的源代码，在QUARTUS II 9.1进行编译时报10482错误，提示ROM_DATA未定义，不清楚如何排查故障，请指教。多谢！



3 u+ z  L% q8 K: n# d; l. r

6 d, z' U& O2 K) E
$ u5 E- y; v! S1 [) H
9 o* a" E6 V) U4 J5 J- CLIBRARY IEEE;                                                                                                //调用标准库文件
+ g+ \# }/ @4 ^* O  t* d2 Q. R( S8 g9 C* pUSE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
5 I" J* m" E4 n  H2 }ENTITY sinfsq IS
4 I1 v6 ^4 }* Z5 ?( r) z   PORT(                                                                                                //端口定义
       clk : IN STD_LOGIC;
# k3 e# C2 j4 Z& b9 X* M       dout : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)) ;
END sinfsq;
ARCHITECTURE behavior OF sinfsq IS
COMPONENT sin_rom                                                                              //声明ROM元件
4 M$ J( ^$ s' e9 ~0 c0 J        PORT(
                address        : IN        STD_LOGIC_VECTOR(5 DOWNTO 0);
4 i- U) R' @9 G. _2 N                inclock        : IN         STD_LOGIC;
; G+ o, t1 ?) v3 Z6 k' g9 i                q            : OUT        STD_LOGIC_VECTOR(7 DOWNTO 0));
END COMPONENT;
   SIGNAL wt: STD_LOGIC_VECTOR(5 DOWNTO 0);
) l! [  H$ w3 r( [BEGIN
+ K3 h, x( }4 i: c7 i  ^# H) z1 m2 k   PROCESS(clk)
1 X8 |% L+ {7 k# W+ S0 w   BEGIN
0 ~. f4 V' r* y  t* F8 I& l      IF clk'EVENT AND clk='1' THEN
6 |3 \: i& q5 E/ c         wt<=wt+1;
      END IF;
% K/ ]+ f+ o0 `( u6 s- n5 C7 Q   END PROCESS;
8 F6 {1 z( x6 U3 d% A1 ]2 }$ p   u1:rom_data PORT MAP(address=>wt,inclock=>clk,q=>dout);                        //例化ROM元件
4 ?/ J" ?; K! p5 D- q. G; {END behavior;
+ t7 Q: c$ Z$ v& K1 M9 Y4 n