FPGA问题

1292569609 · 发表于 2014-6-30 11:53

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

//偶数分频器，外部带入两个参数决定分频系数。默认是2分频
//divdFACTOR--分频系数，实际分频数为divdFACTOR*2
//divdWIDTH--分频计数器的位宽，实际位宽为divdWIDTH+1,该位宽所能表达的最大值>divdFACTOR
module gen_divd(reset,clkin,clkout);
input reset,clkin;
output clkout;
parameter divdWIDTH=1;//分频计数器的位宽，实际位宽为divdWIDTH+1,该位宽所能表达的最大值>divdFACTOR
parameter divdFACTOR=1;//分频系数是divdFACTOR*2
reg clkout;
reg [divdWIDTH:0] cnt;

always @ (negedge reset or posedge clkin)
if(reset==1'b0)
begin
cnt=0;
clkout=0;
end
else
begin
cnt=cnt+1'b1;//常数1要指定位数，否则默认是32位的
if(cnt>=divdFACTOR)
begin
cnt=0;
clkout=~clkout;
end
end

endmodule

`include "gen_divd.v"

module led_w_dir
(
ClkIn,
KeyIn,
Resetb,
LedOut
);
input ClkIn,Resetb;
input [2:0] KeyIn;
output [2:0] LedOut;

reg [2:0] LedOut;
wire ClkLed;
reg [2:0] Cnt;

defparam Gen_ClkLed.divdWIDTH=23,Gen_ClkLed.divdFACTOR=10000000;//10_000_000分频
gen_divd Gen_ClkLed(.reset(Resetb),.clkin(ClkIn),.clkout(ClkLed)); //帮忙解释一下是什么意思啊。

always @ (posedge ClkLed or negedge Resetb)
if(Resetb==1'b0)
begin
LedOut<=3'b111;
Cnt<=3'd0;
end
else
begin
if(KeyIn==3'b000)
begin
if(Cnt<=3'd2)
begin
Cnt<=Cnt+1'b1;
LedOut<={LedOut[1:0],1'b0};//拼接
end
else
begin
Cnt<=3'd0;
LedOut<=3'b001;
end
end
else if(KeyIn==3'b111)
begin
if(Cnt<=3'd2)
begin
Cnt<=Cnt+1'b1;
LedOut<={1'b0,LedOut[2:1]};
end
else
begin
Cnt<=3'd0;
LedOut<=3'b100;
end
end
end
endmodule

1292569609 · 发表于 2014-6-30 11:54

求高手解释一下红色画线的语句什么意思啊，我是一个初学者

lvsy · 发表于 2014-6-30 17:12

1292569609 发表于 2014-6-30 11:54
3 J" q4 w5 A, Y; m) q求高手解释一下红色画线的语句什么意思啊，我是一个初学者

这是systemVerilog的语法：
defparam Gen_ClkLed.divdWIDTH=23, Gen_ClkLed.divdFACTOR=10000000;

重新定义了层次结构（Gen_ClkLed在下一句里定义）里的参数divdWIDTH，divdFACTOR；

gen_divd Gen_ClkLed(.reset(Resetb),.clkin(ClkIn),.clkout(ClkLed));

例化了gen_divd模块，例化名是Gen_ClkLed。其中的参数divdWIDTH，divdFACTOR前一句defparam语句里已经定义过了。

1292569609 · 发表于 2014-7-1 10:00

好，谢谢啊

1292569609 · 发表于 2014-7-1 10:04

再请教一下啊

Error (10228): Verilog HDL error at gen_clk.v(1): module "gen_clk" cannot be declared more than once
这个什么原因啊

lvsy · 发表于 2014-7-1 10:27

本帖最后由 lvsy 于 2014-7-1 10:40 编辑

1292569609 发表于 2014-7-1 10:04
Q3 [ ]0 V9 q% [; R, a再请教一下啊
4 Y9 x W5 m1 p- E' q8 K \+ t/ A* r- L" R
Error (10228): Verilog HDL error at gen_clk.v(1): module "gen_clk" cannot be declare ...

是不是指Gen_Clked？

把defparam 这句移到gen_divd Gen_ClkLed（......); 模块例化的后面试试看！

或者这样例化

gen_divd  #(.divdWIDTH  (23),
               .divdFACTOR (10,000,000 ) )

            Gen_ClkLed (.reset(Resetb),
                              .clkin(ClkIn),
                              .clkout(ClkLed));

1292569609 · 发表于 2014-7-1 10:37

好的。谢谢啊

1292569609 · 发表于 2014-7-1 10:38

现在提示这个Error (10663): Verilog HDL Port Connection error at led.v(8): output or inout port "reclk" must be connected to a structural net expression
是什么意思啊

1292569609 · 发表于 2014-7-1 10:39

`include "gen_clk.v"

module led(clk1,reclk1,cout1,cout2);
input clk1;
output reclk1,cout1,cout2;
reg reclk1,cout1,cout2;

gen_clk led(.clk(clk1),.reclk(reclk1));
defparam led.width=2000000; //频率是0.08S;

always @(negedge clk1)
if (reclk1==1'b1)
   begin
   cout1=1'b0;
   cout2=1'b1;
   end
   else
   begin
   cout1=1'b1;
   cout2=1'b0;
end
endmodule

module gen_clk(clk,reclk);
input clk;
output reclk;
reg reclk;
parameter width=1000000;//分频数1000000/25M=0.04s
reg[11:0] count=12'd00;
always @(negedge clk)
  if(count>=width)
  begin
  count=0;
  reclk=~reclk;
  end
else count=count+1;
endmodule
这是全部的程序了
麻烦指点一下啊

lvsy · 发表于 2014-7-1 10:50

1292569609 发表于 2014-7-1 10:395 L( r& F0 ?0 d( U) b q
`include "gen_clk.v"1 J! w) B# u3 f2 L

4 t' v& S& C3 j* t- q; |module led(clk1,reclk1,cout1,cout2);

发现了两个问题：
1. gen_clk模块里reclk没有初始值，综合会发现latch。
2. led模块里reclk1不应该定义成reg型，应该是wire型。

1292569609 · 发表于 2014-7-1 11:37

为什么要定义为WIRE型了

lvsy · 发表于 2014-7-1 13:11

1292569609 发表于 2014-7-1 11:37: H0 w5 J$ ?! K! _" c4 a% Z
为什么要定义为WIRE型了

因为它是gen_clk模块输出的，led模块调用了gen_clk，在led模块里就不能再对它赋值了，否则就变成多重驱动了。

1292569609 · 发表于 2014-7-1 14:00

明白了，谢谢啊

		自动登录	找回密码
密码			注册

FPGA问题

EDA365欢迎您！

浏览过的版块

推荐内容 /1