一个具体问题：组合逻辑在CPLD中的现象

小谢青枫

请教大家一个实际问题：
DS[1：0]是CPLD的两个输入信号，经过如下代码锁存：

7 l  v5 r, s+ Ualways @(posedge Clk or negedge nReset)
/ N* L8 k  `4 {  D' tbegin
& `2 Z% P0 y4 L4 R        if (!nReset) begin
                DSXout <= 1'b1;
                NDSX <= 1'b1;
                end
1 M$ m7 y5 ^. w& ~2 o( J6 G         else begin
% O* e: J% H+ p$ Y" d1 L; y                 NDSX <= & DS;
                DSXout <= NDSX;
                end
  V) g3 W" V1 w9 F' ^end
- N* o4 K5 a; q4 d1 C' P! M1 z为何会在导入FPGA后的signaltap上看到如图1所示的情况？？按照我的理解，虽然&DS作为组合逻辑可能有不稳定的地方，但也应该是竞争冒险那种情况、高低电平切换的边缘出问题？？因为我在CPLD信号输入的源端用示波器点了，输入并没有毛刺（如图2，探头接地粗糙所以过冲大），那么该如何分析问题的来源，是逻辑写法问题还是CPLD管脚接触不良呢...求赐教！

zgq800712

你这个CLK是有源晶振 或 PLL的时钟吧？
* P& Q1 u$ c; E2 |你先把异步信号DS打2次DFF，在把它送到NDSX。
- D, Z- i$ G( M/ hreg[3:0] DS_Q
always（posedge CLK or...）
...
% |( K. ?! H1 P) q! f/ p$ Belse
begin
" W  Q1 h. A( P3 H; `$ m' O% |( i( | DS_Q[3:2]<={DS_Q[2],DS[1]};
DS_Q[1:0]<={DS_Q[0],DS0]};
end
. @- i7 M1 Z5 J-----------------------------------------
5 h5 {$ C8 z; h' L% t把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置，探头环路面积是不是合适。就按最近接地和最小环路测下波形，还是这样吗？ 还是得话应该和CODE没有关系。
6 U# }4 t4 B- Y, l2 n2 E
那在看看PCB设计,VCCIO的滤波电容？
, o7 j9 g/ S  T% F) |2 R+ s
对了你把时基看看。下拉多少时间？ns级别？

zgq800712

6 U$ G" z: ~: m5 x0 C# `signaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1；
先确认下你的信号频率有多高，10ns级别？ 测试方法对吗？

# O, h) C# i* ]" I& i看样子你的示波器应该不错，不是我那种坑爹的示波器。100M的带宽最多看看20M差不多，50M完全正弦。如果是泰克的话还是有方波的样子。