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做了一块modify的板子
+ Q4 Z5 d' ]; y1 B) f" A/ P) \在PCB里面改了一下电阻电容的net，还改了一下封装，最后需要synchronize一下, s% h% m2 l7 Y. R' v, K. Z
SCH是从99se过来的，有很多port0 x; X/ ]9 x# d' |
compiler project的时候，出现了很多duplicate的ERC
+ C6 u$ E! D+ e4 CECO里面也是惨不忍睹，几乎要将所有的net都删完
) {: h1 C5 n; ]& k网上查了下，觉得问题应该出在port上，更改所有port为net label, 所有一切都OK了0 E' k+ D: G4 n7 f
个人认为应该是port，net label的scope导致的这个问题8 \# s: q# X8 _
当project有port的时候，AD默认port是在整个project有效的，相当于全局变量，net label只在某个或某几个sch里面有效，相当于局部变量
) W; c% ~7 A4 m5 D. W. [删除port以后，net label则在整个project都有效了
. u- w1 ]# Z/ u+ c$ Y. ~8 r! P' q个人觉得port,net label的作用范围是可以人工设置的吧，在哪里可以设置呢: D5 n9 P& Q ] y! U6 m+ L
99se在导出网表的时候有相关的选项，可是AD里面找了半天没有找到，难道只能软件默认吗+ e0 F% r# x% n7 x- w$ h
还有AD里面一个单独的PCB怎么导入netlist
; B" i [! A7 }( n" K6 A% `- ]谢谢2 H$ o; n/ J: s6 y3 C' @; f* n6 w
8 h2 z1 D; ]& e$ u
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发表于 2010-10-21 23:58
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