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本帖最后由 wanghanq 于 2011-7-5 21:28 编辑 * @, ^+ {9 ~' a- W
' E4 e% ^, G8 b& z( j6 U0 u
wh：在这里出现这样的提示是DXP，AD的bug（误告）（如果你的图更大，则会出现大面积的不伦不类的误告）。# ~; `: c6 L) n7 s9 u5 \
从网上提供的信息看，当前规避方法多是建议在项目中进行编译检查& m! B3 d5 u6 C5 D; x
Project Compiler Error Reference_2007.pdf
(513.75 KB, 下载次数: 23)
- |8 B4 W( Q4 T5 I3 \; [ Z. [$ c
单文件和项目时报错对比（ 以前用AD时没遇到这样的情况_没在非项目中编译过...）：6 u1 F" X) x" B: J
! M) B+ \$ S$ O$ T# |----------------------------------------------------------------------
9 Z" [* f2 A, S4 z2 c0 o6 s: L. [
5 T6 g+ c# ~. T- t% F7 F& `
8 |) Q, W% e h+ O& O2 m
. X/ R& c& L* l其它相同的文章：7 J7 V# z( P: a, @8 o' s( U
“signal has no driver/load”的解决方法 4 l5 {& D! @. @' b
http://blog.csdn.net/erazy0/article/details/6140847 （此帖注明“原”，但看到下面的主题及内容这个也只是一个整理贴）
# k2 v8 W0 ?" ]& F/ Y+ l/ X# j* e- v# Q$ p4 @
发现老早帖子“protel DXP 2004 Signal PinSignal_C1_1[0] has no driver 问题的解决方法 [转贴 2007-11-18 14:12:31]”( W% ?( B6 Z, ?( [
/ h$ o* S8 P/ l( L- e
按理说DRC规则在SCH也应该可以设置为好，但AD现在只能在项目下进行DRC规则设置(Project Option)...
3 a1 f" `# D4 I$ {5 Y5 w
- p( E! j+ b4 O0 b! k0 U, K q$ N算是AD的胎生bug之一？再举例对初学者误导的胎生bug：. a8 _+ P( z' j
2 Z* a4 v. T: H. a( c' \: r. G从AD6.9到AD10版本都有如下图的错误提示？
& Z3 @8 T' }# [: n, |; y
" ], _7 ^' A% A4 n下载 (22.03 KB)0 H; t- n; w! I8 Y# F9 G' `& @
2011-4-2 21:51
8 g% D& c d5 ~0 k) K2 w& Z7 @( `5 B; t1 U, z" |7 W. W
: Q; c1 Y8 `# [& ^5 q) a9 M% f& V# c& f; z2 G9 q2 Q, {
栅格尺寸中对应的指示位置图示有错，易误导初使用者。* U$ o& S( _+ R5 L# {
栅格尺寸是相邻两导线中心线之间的距离，如果用当前的图描述的话，至少也应是一个在线的下边沿，一个在上边沿。
* `, Y. E! f* w$ Q) W8 A/ z显然若是画出图示中所标尺寸的铺铜，栅格尺寸需要设为：28mil（即： Grid Size 28 mil）。7 |% k' C; d8 S: H
这个在开始使用AD6起就反馈过，但一直如此（不知道是哪出了问题）
# s0 m; @) _. X$ w4 j
$ T) C Y6 f) z) \5 [3 J2 ]6 F
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发表于 2011-6-9 17:22
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发表于 2011-7-5 18:38
