为什么高速差分线添加AC电容后仿的TDR阻抗呈现开路状态？

JLP7878 · 发表于 2017-5-5 17:45

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各位大神：SIwave17.2环境中，提取下图的S参数后，Port是添加在FPGA上的，链路经过AC电容，最后到达连接器，但经过TDR仿真，阻抗呈现开路状态；若将Port添加在AC电容的出线端，则阻抗保持在100欧姆左右，这是什么原因呢？急！急！急！

jianguozoe · 发表于 2017-6-14 08:54

你电容没有加上去把，看看S12

denny_9 · 发表于 2017-6-19 16:13

看看是不是电容没有

小茶 · 发表于 2017-12-7 20:08

没看到啊！

bingshuihuo · 发表于 2018-5-23 10:18

这个问题应该怎么解决

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[Ansys仿真] 为什么高速差分线添加AC电容后仿的TDR阻抗呈现开路状态？