问：存储类芯片时序逻辑的一些问题？

we167527

关于存储类芯片时序的问题我有一些疑问？
4 l- d/ }& j# S6 ^下面我主要以DDR为主提问
CLK差分作为控制线和地址线的基准。也是数据线DQS的基准。也就是提供整个DDR系统跳动的脉搏对吧？
5 A( I4 M) H- {6 u4 F1 R) K既然DDR等长最佳的方案是所有线都一样CLK=ADDR/CON=DATA！因为书序没有误差就到了寄存器内。
2 ?0 V; T5 x* m; S7 y2 A  w那么我的理解就是下图所示：
+ F& F  z5 P$ j% N5 `
问题1：时钟这个基准比所有的线在芯片端输出时都要早半个周期？是否是这样？
5 B( R. [9 B7 n* ]  k0 M问题2：DDR等长时控制/地址/DQS的偏移是不是只有1/4CLK周期的时间？不然数据机会失效！
( N9 z& G% U8 H! X2 N/ b问题3：当DDR等长后。控制线长于CLK。产生了延时！而CLK由于是基准时钟不会等待其他线！可能几个时钟周期后就会出现一次控制数据失效？
9 \9 F" \5 w# q" J' v/ u所以比较好的方案是不是应该CLK最长！控制线/地址线/DQS误差范围不要超过CLK。且传输延时少于1/4个时钟脉冲。如下图所示

9 t7 _& a, d% H' T7 N, N9 G, Z0 e1 E

以上都是个人理解！不知道对错   
是这样设计DDR才不会出现工作不良的问题吗？
* h/ i- |) J$ V  z2 [3 Q( A$ R5 \9 |只要CLK最长！控制线/地址线/DQS不应超过1/4个CLK的周期时间这样每次数据都不会丢失了~
( K3 r# q4 t% r0 X谢谢！

clp783

坐等高人回答。

we167527

clp783 发表于 2018-5-4 11:41
坐等高人回答。

4 K/ Z5 I3 Z* c2 y. p; q沉了！

clp783

顶起来。

ABCDJ

1、CLK是会与ADDR/CMD有相位差，DDR都是通过一个寄存器可以调整两者之间相差；
2、严格来说是的，因为DQS是双沿采样，不能超过1/4，单通常布线都是按照严格等长控制，误差研究100mil，相差20ps左右；
- t! @. f& A: Q4 L( i2 r% y- [8 y9 I( X5 D3、因为控制器有寄存器可以调整相差，所以DDR最佳布线规则是地址、控制、数据都等长，便于布线操作；对于DDR3，有write-leveling功能，只需要CLK/ADDR/CMD等长，DQS分组等长即可；

we167527

ABCDJ 发表于 2018-5-22 12:07
1、CLK是会与ADDR/CMD有相位差，DDR都是通过一个寄存器可以调整两者之间相差；
' ?) ?; n5 Y0 f$ m1 n0 V3 V% g8 f% y& o2、严格来说是的，因为DQS ...

谢谢大神！
我需要慢慢消化你所说的！
如果是DDR2或者一下的存储类IC。那CLK做到最长还是有必要的吧？
- r% \" i3 n0 l: \% X  _5 e比控制线/地址线短保险吧？
还有没有一种情况。在走线相对长，且速度很快。CLK较短。产生了累计时间误差。过了几个周期后丢了一个信号？
- l6 }, o* N% A! ]

ABCDJ

we167527 发表于 2018-5-22 23:08
谢谢大神！
/ `4 B6 N* \  _5 k; s5 o我需要慢慢消化你所说的！
! A$ a2 W0 L# t0 A, e; q4 ~如果是DDR2或者一下的存储类IC。那CLK做到最长还是有必要的吧？
...

. m, B7 z7 E" Y, H* f  I' uDDR类似芯片，一般可以调整clk与其他信号之间的时序关系，所以一般只要做等长就行了；但是也有芯片不支持等长控制的情况，这时需要CLK比其他信号长，保证能满足芯片的建立保持时间即可。例如网口PHY芯片88E1111的RGMII接口就支持CLK片内补偿，外部就不需要补偿，软件设置一下寄存器就行。
8 Z$ Q" o% ]7 p0 L& e4 b第二个问题，CLK和其他信号都是等间隔产生的，信号传输的速度是相同的，走线长度已经确定传输延时也就确定了，走线长度不一样只会导致CLK与其他信号间有一个相位差，并不会有累计误差。
  T9 A) K# \% c9 N# D3 q  b

ABCDJ

ABCDJ 发表于 2018-5-25 19:39
6 o. y7 i+ V' _DDR类似芯片，一般可以调整clk与其他信号之间的时序关系，所以一般只要做等长就行了；但是也有芯片不支持 ...

另外，是要保证时钟比地址/控制线后到，保证CLK时钟沿到来时，地址/控制线要保持稳定。
9 _1 d1 Y4 ^- V* X, d7 j1 i8 r

we167527

ABCDJ 发表于 2018-5-25 19:39
DDR类似芯片，一般可以调整clk与其他信号之间的时序关系，所以一般只要做等长就行了；但是也有芯片不支持 ...

/ l8 a! k+ p2 ?3 t  {: p8 M对DDR来说相位差也就有可能出现丢帧的情况吧！
! C0 o3 s6 J( ?3 c* K比如命令线的控制到了。地址线上的信号还没到。就造成了错误~
8 v1 ?" o. j8 E6 }0 s# ~, P所以还是CLK最长最保险咯~

wuyatao

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