★★★ 大家一起评审PCB ★★★

jimmy · 发表于 2012-6-8 14:38

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本帖最后由 jimmy 于 2016-8-19 23:01 编辑

近段时间，发现很多“童鞋”都将自己的设计作品或电脑里面珍藏的作品，

以及国外流传回来所谓的“牛人的作品”放在论坛上，然后请各路好汉发表意见和检查。

为了方便大家交流，特开此贴。

如果您对自己的作品精益求精，希望别人拍砖块；

或者您对自己的作品没有信心，希望别人吐唾沫；（古代丐帮传说，别人吐得越多就代表越爱你）

就将您的作品发上来吧。

注意事项:

（1）PCB格式必须是pads格式(最高接受pads9.5.1版本）。
（2）附件文件必须是已经100%布通率和没有短路的，没有最终完成的PCB文件不予检查。
（3）需提供：原理图+PCB 。可以设置密码，然后将作品发到我的个人邮箱：26005192@qq.com（个人评审后将进行删除）
（4）此活动纯属公益性质，由于个人时间有限，不能保证及时回复。
（5）检查结果仅供参考，不涉及追责。
（6）本贴只评审PCB，不回复任何软件操作/设计类的问题。（7）每个ID每个季度只限评审一款PCB

软件操作/设计类的问题可到这里交流：https://www.eda365.com/thread-70863-1-1.html

warmly · 发表于 2012-6-17 08:27

本帖最后由 warmly 于 2012-6-18 09:30 编辑

我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！

wxl925026228 · 发表于 2014-2-18 15:10

20140218.rar (158.15 KB, 下载次数: 344) ，pads9.3画的

Larry_11844 · 发表于 2014-1-17 11:07

本帖最后由 Larry_11844 于 2014-1-17 11:08 编辑

amwjlje 发表于 2013-12-23 21:35) _( y3 R+ P" W! ]3 ?$ \* t
文件之后上传了大家来看看找些错误吧

看了下，整体画的还算可以，下面是我个人的意见，有些问题，我只截了一个地方，其它地方还有很多

klend · 发表于 2013-11-4 13:41

本帖最后由 klend 于 2013-11-6 16:10 编辑

请哪个有空的帮忙评审下这个pcb好吗？

没有答复哦？？？

yijiancc · 发表于 2013-10-30 14:05

本人新手，以前一直画2层板。现在想学习下468层的。
找了个简单的排线来画四层板。因空间有限，三层有走线。
求各位指点下。
另外：请教下power怎么区分（5、3.3、1.8）；GND如何保持完整性？（AGND DGND GND怎么分区）

YUANHUI217 · 发表于 2012-8-22 15:19

本帖最后由 jimmy 于 2012-8-22 16:39 编辑

jimmy 发表于 2012-8-22 11:54

非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问
1、您的第一个和第二个回复是不是有点茅盾？我是应该把REF模块放在中间还是靠近源端呢？
2、3W原则我也想满足但有时空间实在有限就只能妥协了。
3、你说的差分对走线没有按规则走线这里我知道，这是为了达到等长的要求才这样处理的，如果两条线完全等距就没法满足等长要求了。
4、另外我最想问的就是关于数据线、地址线、时钟线的等长关系，数据线是组内等长他和时钟线地址线没有等长关系吧？而地址线是走T型拓扑从结点到两颗内存的距离也是等长的，是这样吧？剩下就是时钟线了，我现在就是不确定他要和数据线等长还是地址线等长，还请jimmy帮我解惑。
5、至于平面层被过孔分割太厉害也挺头痛的，地方就这么大又少不了要打这么多孔，真不知如何是好呀，不过还好没有割断的地方应该问题不大吧？
以上疑问还请jimmy大师在有空的时候回复一下。谢谢！

jimmy回复：

1，ref电源模块放在两片DDR的中间，供电不会一头近，一头远。

2，3W必须满足

3，差分对必须满足差分走线规则

4，数据线自己等长。地址，控制和时钟等长，都走T形。数据与时钟线不用等长，长度不要超过1000mil就行。

5，参考平面必须要完整，并且DDR2的线不能跨电源分割。跨分割会引起信号完整性问题。

打孔的时候注意孔与孔之间的间距。

黑牛 · 发表于 2012-7-28 16:39

lwf19861111 发表于 2012-7-26 14:29
对于9根同层我想问一下是什么意思，因为我处理器是放top的，ddr是放bottom的，那走线必定会穿过层，能帮我 ...

9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层，也要同组的一起穿，也就是9根一起穿

另外3W原则是只信号线的线与线的间距要达到3倍的线宽，从线的中心与中心，线边缘与边缘是2W

与你同行 · 发表于 2012-6-8 15:28

支持老大！

与你同行 · 发表于 2012-6-8 15:37

老大：
请问这个文件如果我想把DDR3和主芯片部分的线路复制到另外一块PCB板中应该怎样操作？听说DDR和主芯片部分的线路是可以拷的。但不知道怎样弄的。烦请指点。谢谢！附件中有原理图和PCB。

dzwinner · 发表于 2012-6-8 16:22

与你同行发表于 2012-6-8 15:37
6 ^6 Q" R+ Z# p. `$ L老大：
, V/ M3 n. F) [% \* K; b 请问这个文件如果我想把DDR3和主芯片部分的线路复制到另外一块PCB板中应该怎样操作？听说DD ...

保证该部分电路位号，网络一样的情况下，用reuse功能可以实现你的目的！

dzwinner · 发表于 2012-6-8 16:28

dzwinner 发表于 2012-6-8 16:22
+ \# X% C' \8 |) N保证该部分电路位号，网络一样的情况下，用reuse功能可以实现你的目的！

你的DDR我看了，地址线都没有等长，没问题吗？

wp520 · 发表于 2012-6-8 17:27

给力，快快把你们DDR2 DDR3的板子拿出来晒晒呀，还没见过咧！

dengzs2008 · 发表于 2012-6-8 22:21

期待期待

dengzs2008 · 发表于 2012-6-8 22:28

那位同志，将与CPU、DDR相关的所有东西选中（不管是元件、线路、还是过孔只要相关就选上），然后reuse，reuse后，打开一个新的PCB（假设为PCB1），设置层后将reuse导入到这个新的PCB中,然后将你的原理图（原理图的位号和网络与reuse的一致）网络表导入到一个新PCB中（假设为PCB2），将PCB1和PCB2做比较，生成ECO文件，然后将ECO文件导进PCB2中。大功告成！！！！！！！！！

xlows_2009 · 发表于 2012-6-10 23:03

关注jimmy 很久了，这下又出手了,支持

xdb2724678 · 发表于 2012-6-11 11:29

又是一个重磅炮弹,膜拜中.

与你同行 · 发表于 2012-6-11 14:23

感谢各位前辈的指导，我试下。有问题再向各位请教。

风冰子 · 发表于 2012-6-12 10:17

支持

PADS爱好者 · 发表于 2012-6-12 12:49

不错，支持！

wang525@ · 发表于 2012-6-12 20:40

那位大侠是怎么一下子就看出地址线没做等长的啊

297469214 · 发表于 2012-6-13 15:18

为jimmy顶上

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