Ken的博客系列之四 | 千兆位串行链路接口的SI方法

Cadence_CPG_Mkt · 发表于 2018-2-8 11:21

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本帖最后由 Cadence_CPG_Mkt 于 2018-2-8 11:21 编辑

启用约束驱动设计

通过构建预布局测试平台，填入相关模型，生成结果逼真的仿真结果，这时候正适合启用约束来驱动和控制串行链路的物理布局。这可能会导致测试平台需要一些改进和迭代，来添加更多的细节，这是可预期的。此时的方法是参数化测试平台的关键元素，扫描它们以量化其对整个接口性能的影响，并限制那些参数以确保我们的设计在完成时满足合规要求。在PCI Express Gen 4的情况下，核心要求是眼图高度至少为15mV，眼图宽度为0.3UI（对于16Gbps的数据速率而言约为19ps），目标误码率（BER）为1e-12。

那么扫描哪些类型的参数是有意义的？我们从SerDes器件开始，他们的电路模型中通常含有硅工艺/温度/电压（PVT）的快速和慢速Corner系数，所以这方面应该被覆盖。如果您是PCB的设计人员，可能不一定会修改或控制它们，但是它们的影响应该在扫描仿真中加以考虑，因为您的PCB需要在那些条件下工作。另外，如果您能够获得SerDes的封装模型，涵盖互连寄生效应的最小/最大范围，那么也应被包括进去。连接器和AC耦合电容模型也是如此。

PCB互连从发射器开始工作，一直到接收器。如今的器件具有精细的引脚间距，为了从这些器件顺利出线，通常需要缩小差分对的线宽和间距。因此这些变窄的几何结构一般会比电路板的主要部分产生更高的阻抗，因此会产生阻抗不连续性。扇出线应该走多长才不会出现问题？这也需要在链路的接收端考虑。

一旦输出到电路板的主要部分，就应扫描差分对的线宽和间距，以达到PCB预期的阻抗容差范围（通常+/- 10％）。而且，始终保持电路板上差分走线的间距不变可能是不切实际的。他们可能需要彼此分开，并短暂解耦以绕过障碍，甚至连接到AC耦合电容。这将改变差分对的特性阻抗。解耦线可以走多长？电容引脚的escape走线可以走多长？这对结果有严重影响吗？

在哪里放置电容？发射端附近？接收端附近？位置有影响吗？扫描位置信息可以量化这些影响。差分对正负引脚之间可以走多长的线？布线长度是否需要在layout中匹配到+/- 1 mil范围内？还是可以允许10或20mils的容差？请记住，弄清楚什么是无关紧要的与弄清楚什么是紧要的同样重要。

串扰可能会对串行链路接口产生很大的影响。如果电路板上有足够的空间，则可以方便地将约束用于差分对周围，以产生足够的间距，来解决串扰问题。但是许多设计太密集以至于这种方法无法适用，这意味着其他信号到差分串行链路的间隔和耦合长度也需要考虑并扫描。

链路的总长度也是一个基本要素。 SerDes器件的均衡设计是为了抵制有损互连，但是它们能够做到的效果是有限的。需要确定的一个很重要的参数是：整个布线达到多长时仍然可以生成符合规范的结果。

以下这些因素可能并不是需要考虑的约束的全部列表，但提供了一个好的开始：

扇出布线宽度、间距、长度
主要布线层分配
额定的差分线宽度和间距
阻抗容差
最大非耦合长度
最大过孔数
差分相位容差
AC耦合电容到发射端或接收端的最大长度
整个串行链路布线的最大长度
与其他信号的最小间距和最大耦合长度（平行状态）
过孔结构定义

& V) z0 b1 ~, Z# y9 z3 Z

将这些参数加入预布局测试平台中，可以扫描这些参数，并对其影响进行量化。这项工作所交付的是一套现实的、可执行的、量化的约束，可以导入到物理布局过程，并由layout设计人员使用自动设计规则和电气规则检查(DRC/ERC)来控制关键串行链路接口的布局和布线。

Layout设计人员通常要求放松或修改初始的布线规则。这是很平常的，因为有时候一些细微的修改可以使设计更加整洁和高效。而在预布局的测试平台中，应该可以很直接地调整一些参数，重新扫描，并评估所需的改变是否会大大影响Margin。这个“协商”过程可能会经历几个迭代循环，才能产生更好的成品。从SI的角度来看，最终目标仍然是通过布线设计来完成最后的验证和合规性检查，并产生可接受的Margin。