割不断的技术情怀（2）---阻抗控制对dk/df值提取的影响

amao · 发表于 2017-5-25 09:30

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“阻抗”是PCB行业最常用到的词汇之一，由于接触太过频繁，也许大家对这个词已产生了免疫，但回头一看会发现PCB的设计过程，大部分精力都会花在一个个链路的阻抗连续性控制或匹配上。

对于所设计PCB走线阻抗是否一致，很多时候给我们最直接的认知是SI仿真波形里的过冲或其它畸变，接下来仿真工程师的工作就是利用各种措施消除这些影响。下图是一个很常见的信号仿真波形图，由图可见信号经过不连续的阻抗变化后造成的过冲形态（图中粉红色部分）。

图1 阻抗等因素引起的信号畸变
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阻抗值是验收PCB成品的一项重要指标。设计完成的PCB在投板前一般会对PCB的阻抗有一个特别注明，有的要求阻抗设计控制在15%以内，有的甚至不提，这种情况主要发生在速率较低的产品上，放宽阻抗的要求会使PCB成品率大幅上升进而大大降低产品的成本，但当遇到高速类产品时对阻抗的控制就有着非常严格的要求，因为阻抗的超标会直接导致产品性能变差或完全不能工作，对于一些更高要求应用场合的产品，阻抗控制要求做到5%以下也很正常，下面的例子及阻抗测试结果会从另一方面说明为什么在某些场合阻抗有这么严格的要求。

图1是待测试的同一个PCB的2次加工版本，样品A的阻抗不够理想，样品B满足要求，由于样品的走线在PCB内部，单从外表观察无法分辩出两块测试板的好坏。

图2 待测试PCB样板（Courtesy of FASTPRINT）

下面使用VNA测试两个PCB样本，并对阻抗测试结果进行比较。

样品A的测试结果如图3，从图中可见SMA处的阻抗最小、最大值分别为49、57.7ohm，最大值偏离了7.7ohm（达到了15.4%)，而PCB走线的阻抗值约55ohm，接近10%。

图3 样品A阻抗测试值

样品B的测试结果如图4，从图中可见SMA处的阻抗最小、最大值分别为49.5-51.2ohm，最大值偏离了1.2ohm(只有2.4%)，中间PCB走线的阻抗值约52ohm，波动值约4%。

图4 样品B阻抗测试值

链路上阻抗控制的好坏直接由加工及设计能力决定。高速多层电路板的阻抗控制对PCB加工能力有着巨大的挑战，对于阻抗控制要求较高且量产的PCB则需要有一定规模及技术能力的PCB加工厂才能胜任，而SMA与PCB处阻抗的连接性控制则体现了设计与制造配合的最高境界。

经过多年的技术沉淀及无数的打板测试，现在对SMA与PCB接触处的阻抗控制在1-2ohm完全可以实现，这也是值得我们自豪的地方。

这么高精度的阻抗控制技术用来干啥？

这个问题问得好！------用在夹具设计上、用在56G的项目上、用在….，这个也是我们与国外同行在这点可以平视的支撑点。还未知夹具为何物的同学们可以参考图5。

图5 zQSFP+ MCB测试夹具产品图（Courtesy of FASTPRINT）

影响阻抗的因素很多，其中线路加工方面影响较大，图6为加工时线路侧刻蚀的效果图，这个好坏对DF/DF准确提取影响非常大。

图6 PCB线路刻蚀效果图（Courtesy of FASTPRINT）

从以上两个测试样本的测试数据可见，PCB走线的阻抗都小于10%，但是SMA头与PCB连接地方阻抗则一个较好一个较差，较好的样本远小于我们平时普通PCB要求阻抗值小于10%的要求，在5%以下。这些指标在低速时对信号的影响不明显，但在高速时的情形就“很不一样”了！

图7左边蓝色曲线为样本A的测试结果，右图蓝色的曲线为样本B的测试结果，测试范围0-20GHz。

图7 阻抗不一样的样本测试数据比较

从图7可见，由于生产阻抗控制好坏的原因，样本A测试到8GHz后波形一致性已较差，数据对于DK/DF的拟合不可用，在8GHz以后数据只能使用外推方式，不能准确反映真实情况。而样本B的测试波形直到18GHz时的一致性都很稳定，这对于提取材料DK/DF数据时拟合非常用利，可见在提取DK/DF时被测样本控制阻抗的一致性，对于获得准确的随频率变化范围很宽的DK/DF数据起到至关重要的作用。

*阻抗只是各类因素集中在一起时的一个表现形式，影响它的因素还有如：板材、铜皮粗糙度、图形加工精度等等一系列相关的其它因素。

下期将介绍使用供应商提供的DK/DF值与实验提取的DK/DF值表分别进行仿真并与测试结果比较过程（结果太令人震撼了）!！！

*过程涉及的知识点较多，待我材料全部整好后，后面将通过免课讲课的形式与对这个技术点感兴趣的同学们进行详细交流。可以关注EDA365网站公告或关注【amao_ed365】公众号上的课程公告。