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标题: cadence16.3导入网表出现警告，跪求大侠帮忙 [打印本页]
作者: buyexingchen    时间: 2014-7-25 22:22
标题: cadence16.3导入网表出现警告，跪求大侠帮忙
原理图DRC检查都没有错误，归档也成功了，但是在pcb editor里面导入网表时出现警告
作者: buyexingchen    时间: 2014-7-25 22:31
compile 'logic'# C% a* b: O+ S; t0 [
check_pin_names OFF
  r+ W2 T9 l; A6 Y6 e- G3 s2 jcross_reference OFF
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INCREMENTAL OFF
9 ]$ C; c' L" t) M, y8 w# v导入网表时出现以上错误



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