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标题: 一个具体问题：组合逻辑在CPLD中的现象 [打印本页]

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作者: 小谢青枫    时间: 2014-6-7 15:19
标题: 一个具体问题：组合逻辑在CPLD中的现象
请教大家一个实际问题：
DS[1：0]是CPLD的两个输入信号，经过如下代码锁存：

always @(posedge Clk or negedge nReset)
begin
* j7 u# V! K# t- U        if (!nReset) begin
                DSXout <= 1'b1;
  ?7 `* ?1 H; f) Z                NDSX <= 1'b1;
" h$ U+ r3 j1 B1 X                end
3 q1 R) o, w4 I- b* {  z$ J: }0 S& y, Z         else begin
                 NDSX <= & DS;
5 d- v; J+ M; n# t% x4 \                DSXout <= NDSX;
                end
end
为何会在导入FPGA后的signaltap上看到如图1所示的情况？？按照我的理解，虽然&DS作为组合逻辑可能有不稳定的地方，但也应该是竞争冒险那种情况、高低电平切换的边缘出问题？？因为我在CPLD信号输入的源端用示波器点了，输入并没有毛刺（如图2，探头接地粗糙所以过冲大），那么该如何分析问题的来源，是逻辑写法问题还是CPLD管脚接触不良呢...求赐教！

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2014-6-7 15:18 上传

图1，最上面的信号是下面两个相与

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2014-6-7 15:19 上传

示波器点的信号

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作者: zgq800712    时间: 2014-6-9 13:49
你这个CLK是有源晶振 或 PLL的时钟吧？
. j; Y' t0 }$ b- m2 @4 `你先把异步信号DS打2次DFF，在把它送到NDSX。
7 K1 G* n9 N- x1 |" {6 ^# c) L% N8 v. g9 yreg[3:0] DS_Q
' G# Y9 H: p: i; J5 S' h" balways（posedge CLK or...）
' v, b3 g8 ?0 A, b...
6 Z5 w6 R, r1 M9 z5 ]else
1 J) o' N# u+ P, v7 ybegin
. B! ^0 s# p9 G, d2 |6 a DS_Q[3:2]<={DS_Q[2],DS[1]};
0 J! _* J; k: ] DS_Q[1:0]<={DS_Q[0],DS0]};
end
-----------------------------------------
4 f, M; a' q: a& w; O5 |. x3 g' T把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置，探头环路面积是不是合适。就按最近接地和最小环路测下波形，还是这样吗？ 还是得话应该和CODE没有关系。
* n, J" U, z" X( x9 T" n, }
5 _3 r# Z: I2 G3 z7 f那在看看PCB设计,VCCIO的滤波电容？
! ]' b' T8 u5 F- D9 m3 r
对了你把时基看看。下拉多少时间？ns级别？

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作者: zgq800712    时间: 2014-6-10 08:11

; u' j2 B9 L) \% S; W

signaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1；
先确认下你的信号频率有多高，10ns级别？ 测试方法对吗？

6 {+ k- g% w: c8 Y7 {1 a看样子你的示波器应该不错，不是我那种坑爹的示波器。100M的带宽最多看看20M差不多，50M完全正弦。如果是泰克的话还是有方波的样子。

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