EDA365电子工程师网

标题: cadence16.0做封装时出问题 [打印本页]

作者: zhuyt05    时间: 2008-8-28 09:29
标题: cadence16.0做封装时出问题
Allegro PCB Editor做封装时,Option标签页中的部分Subclass不随上边的Class变动。比如当选择Class为Etch时,Subclass有Top和Bottom,当我将Class切换至Analysis时,其对应的Subclass还是Top和Bottom,当切换Class至Anti Etch时,其对应的Subclass还是Top和Bottom。但有些Class的Subclass会显示正常,有些Class的Subclass显示的就是自己刚才看的那个Class的Subclass.
/ P5 @) @4 n8 \  ^, K4 FAllegro PCB Editor做PCB时,并没有这个问题。另外用Allegro Package做封装(不是用Allegro PCB Editor)时,显示的Class没有Etch,如果做的是Flass symbol,总是提示没有Etch而无法进行,相比用Allegro PCB Editor画封装,多个Conductor这个Class.大家有没有碰到过这种情况?

未命名.JPG (214.72 KB, 下载次数: 2)

未命名.JPG

作者: towner    时间: 2008-8-28 11:36
这个还真的比较怪  Y6 I0 i1 J6 V' E- N
没有遇见过,目前正在用15.7,公司不允许用16.01
作者: mopengfei    时间: 2008-8-29 09:08
原帖由 towner 于 2008-8-28 11:36 发表
- ?, }+ n0 j( b2 O& ^这个还真的比较怪' [. Q$ d  M& `
没有遇见过,目前正在用15.7,公司不允许用16.01
& Q- I8 }  F' f/ Z0 i/ w
为什么不准用16.01???  我用16.0 16.01没遇到这个问题
作者: towner    时间: 2008-8-29 09:27
版本太多了,高的回不去15.7,资料内部交流起来诸多麻烦
作者: zhuyt05    时间: 2008-8-29 16:10
原帖由 mopengfei 于 2008-8-29 09:08 发表 / l) S: @$ t8 `- V3 d9 o
" `* Y) s! T9 k& F: _
为什么不准用16.01???  我用16.0 16.01没遇到这个问题
; ?0 B9 t+ b# A9 E3 i$ M; A+ Y# o
$ v' t6 h" k) ?1 q1 T! ^0 U6 V! H
我也想用16.01啊,可是找不到下载,电骡都没搜到,16.0看来真是BUG多多啊




欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2