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标题: 请教，关于DDR2的时钟管脚 [打印本页]
作者: 小谢青枫    时间: 2014-4-12 15:08
标题: 请教，关于DDR2的时钟管脚
第一次用DDR2(Micron的MT47H32M16HR)，对应的FPGA是CycloneIII系列的EP3C25，DQS之类的管脚是不支持差分模式的。" B" J# `; B) y. V" l; ~7 b: l
请教各位大虾，DDR2的时钟管脚（CK, CK#）在altera的文档“Planning Pin and FPGA Resources”里面的“Pin Connection Guidelines Tables”中建议的方式如下：6 r2 e: O( X! |! v, W
5 y+ T+ M3 s9 V# \6 `; K; A
If you are using single-ended DQS signaling, place any unused DQ or DQS pins with DIFFOUT capability in the same bank or on the sameside as the data pins.
) ^) P. b3 n+ g5 C, x2 q3 G/ d' C
( Q" g% k% e0 X, x; q+ B6 k/ m0 B怎么理解这句话？是说找同一个bank或side里面、DQ定义没有用到的管脚里凑出一个差分对给CK和CK#吗？
) n, C- R* D0 s& `' w( w! w) r8 ~+ C& N$ E: T! \
为什么CK和CK#不用这个bank的PLL呢？, y/ j: ~; D. G, L( b9 ~
: F2 S! K9 t" d7 L2 C1 [( e
多谢！
作者: part99    时间: 2014-4-14 09:46
你对差分线的理解有误。
6 ?+ x# D# z1 {$ g* gFPGA如果DQS是单端而不是差分，那么DRAM的DQS只接一个，而另外一个做termination。估计是100欧姆接地。
作者: part99    时间: 2014-4-14 09:55
翻查了以前的设计，FPGA的DQS接DRAM的DQS+，DRAM的DQS-可以悬空，这是验证过的；如果不放心，可以把DQS-放个电阻接地。
作者: 超級狗    时间: 2014-4-14 11:23
答案就在影片中，請看 VCR！
5 g  t9 X* r  L; L) u; b3 A1 K- T- J" b; c# I# ?
" |" V- b4 K2 w% d% v

" N  F1 f+ k; m$ v- i: G3 EPin Connection Guidelines Tables  J) j) U7 q: f! e
The following table lists the FPGA pin utilization for DDR, DDR2, and DDR3 SDRAM without leveling interfaces.

emi_plan_pin_resources.pdf

1.17 MB, 下载次数: 93, 下载积分: 威望 -5

作者: 小谢青枫    时间: 2014-4-14 19:25
part99 发表于 2014-4-14 09:55
# S2 k& ]" C$ |+ i; u翻查了以前的设计，FPGA的DQS接DRAM的DQS+，DRAM的DQS-可以悬空，这是验证过的；如果不放心，可以把DQS-放 ...
2 O' n2 b* Y8 J6 W
哦多谢提醒！DQSn我打算悬空处理的。, E# {. W4 O& d; B
现在主要是困惑CK和CKn怎么接？我翻到一份前人的设计，就是接的普通一对差分对；怎么不用PLL管脚呢，做时钟不是性能更好？
- e3 S* J3 S6 `; y& c
作者: 小谢青枫    时间: 2014-4-14 19:43
超級狗 发表于 2014-4-14 11:233 L  e9 j# X% U! _! j: y  q
答案就在影片中，請看 VCR！
( k! o2 M8 e8 `( n# W5 H! s  x% d! W
6 i+ W7 M  ]' U

0 p9 K- E% I- B/ A0 d0 l/ p1 v呃... 弱弱的问，without leveling interfaces是什么意思啊？这句话是重点句么？木有参悟...
作者: 超級狗    时间: 2014-4-14 21:24
啊替拉（Altera）的建議是說，這樣的安排對 DDR ~ DDR3 的應用是最佳化。* L, u& z/ v2 `. M" j1 @/ v
* {5 ^1 \9 s4 Z* u/ q
你今天用的是 DDR2，將來若有改為速度更快的 DDR3 的需求，還是可以用同一顆 FPGA 來達成，毋須再選擇速度更高的 FPGA。
- e( P+ O" C6 V6 v% R
# Q; E; G& g: n; dwithout leveling interfaces = 不需要提升界面效能6 [5 {6 m2 H7 t. j. _3 g

3 J5 `+ c6 L. e4 y
作者: zgq800712    时间: 2014-4-15 12:35
就是叫你吧脚放在    DDR数据口的同一个bank内最差也要放同一个边内（同是左边/上边/下边，这样距离近，最后布线后的timing delay肯定是最好的），' I$ F- V5 f  ~
并且是放在没有用完的DQ或DQS 并且这个脚是带差分对的脚。 比如PINL10_DIFFp,PINL11_DIFFn.5 U- L! o/ ]* C6 k3 ^" w4 ]3 ]" [
: G6 P/ k' U% ~, l9 o

& P& a, \. G" K
作者: lvsy    时间: 2014-4-15 14:34
本帖最后由 lvsy 于 2014-4-15 14:43 编辑 8 R" w( B1 N) [9 U0 I6 T; R
小谢青枫 发表于 2014-4-14 19:25) B, t: Q$ E) q1 d
哦多谢提醒！DQSn我打算悬空处理的。
$ A3 G- _* K+ M/ h- k现在主要是困惑CK和CKn怎么接？我翻到一份前人的设计，就是接的普 ...
" ^- @  G+ N" y9 R, F: y
, e+ y/ C* f! M8 _
CK/CKn肯定不能直接从PLL直接输出，要跟据地址/命令信号对齐的。
作者: 小谢青枫    时间: 2014-4-16 21:40
好的，多谢各位指教！



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