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标题: 同志们，CAE封装画出来的封装，掉出到原理图时，要么太大了，要么太小了，拿不准。 [打印本页]

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作者: 15818550922    时间: 2014-4-7 14:45
标题: 同志们，CAE封装画出来的封装，掉出到原理图时，要么太大了，要么太小了，拿不准。
拉孤也是，拉不到想要的那种，谢谢了

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作者: wendh    时间: 2014-4-10 08:56
设置下栅格即可...

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作者: tangcui0613    时间: 2014-4-10 12:17
栅格。你拿一个非常熟悉的，元件库自带的元件看一下，发现他的引脚间距都是100mil，然后你建封装的时候就根据有多少引脚来调整大小

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作者: 饭牛    时间: 2014-4-10 12:25

tangcui0613 发表于 2014-4-10 12:17
( L% g: f9 d" y# U4 @" E* s& c栅格。你拿一个非常熟悉的，元件库自带的元件看一下，发现他的引脚间距都是100mil，然后你建封装的时候就根 ...

; v1 L) V/ y( f9 H$ o/ q对, 栅格一定要, 不然做出来的原理图不美观.

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