EDA365电子工程师网

标题: 请教个FPGA和其他芯片对接的问题 [打印本页]
作者: ych634227759    时间: 2013-12-31 08:58
标题: 请教个FPGA和其他芯片对接的问题
现在有一款视频解码芯片要接到FPGA上去，这个POWDN管脚是怎么接到FPGA上去呢？是直接接线上去？还是要接个电阻什么的？？？求大神开导！

NM8RE7G5UJ1YW}LCV3T_ALB.jpg (78.12 KB, 下载次数: 0)

NM8RE7G5UJ1YW}LCV3T_ALB.jpg
作者: tsw446507564    时间: 2013-12-31 09:18
接个上拉或者是下拉吧，具体的要根据这个引脚的要求了。上传个芯片手册看一下呗
作者: ych634227759    时间: 2013-12-31 09:22
这是手册！！

ADV7180.pdf

2.06 MB, 下载次数: 38, 下载积分: 威望 -5

作者: part99    时间: 2013-12-31 10:37
如果你想开机后让fpga初始化7180，就接个100k的下拉。
作者: mengdie_198599    时间: 2013-12-31 11:43
如果系统参考电平不一样，可以加个光耦隔离为好。: |/ _( K0 {' q4 x
作者: bluskly    时间: 2013-12-31 14:50
这个PIN是低电平有效的，你得看一下你FPGA上电以后IO口是什么电平？你FPGA起来以后，要不要把这个芯片关掉。你得根据你得设计需求来设计电路。建议采用三极管来控制。逻辑问题自己考虑清楚！
作者: ych634227759    时间: 2014-1-1 13:48
bluskly 发表于 2013-12-31 14:50
) m7 x3 R3 P2 j, Q/ a3 |这个PIN是低电平有效的，你得看一下你FPGA上电以后IO口是什么电平？你FPGA起来以后，要不要把这个芯片关掉 ...

" A0 g) [0 z0 b1 O是这样子的，FPGA要接2块解码芯片，一块是DVI解码，一块是PAL解码。而实际工作的时候只有一路视频输入。所以，当只有DVI视频输入的时候，为了节省功耗，利用FPGA控制把PAL解码芯片POWERDOWN掉，也就是把ADV7180关掉。现在设计是这样子的，启动的时候把2块解码芯片都开启，然后根据视频输入情况再决定是否关掉。 FPGA和解码芯片的电平标准都是3.3V.这样的话，是不是可以直接把pwrdwn管脚接到FPGA上，而不需要接上拉电阻呢？另外问下确定FPGA BANK的电平标准是不是看接到FPGA上的芯片中DVDDIO的电压值？期待您的回复！
作者: part99    时间: 2014-1-2 07:02
ych634227759 发表于 2014-1-1 00:48
! Z5 X, N% V+ _! e2 E* a1 `# R是这样子的，FPGA要接2块解码芯片，一块是DVI解码，一块是PAL解码。而实际工作的时候只有一路视频输入。 ...
9 h- Z  _5 P5 R, J! v3 a& y, D
你第一次做板级设计吧，是否有些紧张？ # j& D/ U$ @9 r( r. i( O' E' ?3 _0 }
1. FPGA可以直接接AD1780， 不过我一般加个0-50欧姆的电阻，主要是防止以后软件要修改，至少可以飞线；不需要上拉，不过如果刚启动的时候需要关闭，应该做下拉。3 L6 l$ b+ b, K: b& _2 k
2. FPGA的IO是有DVDDIO电压决定，不过不同的bank可以配置不同的电压，你需要看清楚是否是所在的bank。如果所有的IO电源都接3.3v，那就不用看了。, z$ `8 E+ @: i
等你板子做出来，调试过一次，就不用怕了。
作者: ych634227759    时间: 2014-1-2 08:43
part99 发表于 2014-1-2 07:02
, u" C- ~, q  N7 s% s- U你第一次做板级设计吧，是否有些紧张？   d9 a, ^' v$ f; g. x. q2 r
1. FPGA可以直接接AD1780， 不过我一般加个0-50欧姆的电阻 ...

1 @1 @# W) k, n. Y# E6 F嗯哪，第一次做，生怕出问题，关键是制版费+元器件费用一共好几万呢！
作者: tsw446507564    时间: 2014-1-2 09:02
tsw446507564 发表于 2013-12-31 09:18
. K* ^0 M1 j/ w; T6 z接个上拉或者是下拉吧，具体的要根据这个引脚的要求了。上传个芯片手册看一下呗

# Q( `  L; s1 Vdatasheet呢？
作者: part99    时间: 2014-1-2 10:43
ych634227759 发表于 2014-1-1 19:43. ~4 F: d# P4 E5 {% L- N' s( ~
嗯哪，第一次做，生怕出问题，关键是制版费+元器件费用一共好几万呢！
, W# p8 X: Y% y  Y1 d2 a
怕的应该是老板。。。
作者: ych634227759    时间: 2014-1-3 15:12
tsw446507564 发表于 2014-1-2 09:029 P3 N8 u( A% q6 v
datasheet呢？

1 z; W( t  t$ y, S7 B9 Ddatasheet上传了啊，你看看帖子最下面隐藏的部分呢。谢啦！
作者: meng219902    时间: 2014-1-7 20:04
不太懂。。。
作者: dai20015    时间: 2014-1-7 21:51
上啦3.3吧
作者: seawolf1939    时间: 2014-1-7 23:15
ych634227759 发表于 2014-1-1 13:48- ]! @, r+ Z) r' `2 I, L
是这样子的，FPGA要接2块解码芯片，一块是DVI解码，一块是PAL解码。而实际工作的时候只有一路视频输入。 ...

  n# G3 Y  G$ e$ y5 {6 S$ M上拉一下吧，我记得以前玩SPARTAN3的时候上电初始化配置的时候管脚是3态的
作者: ych634227759    时间: 2014-1-8 16:36
seawolf1939 发表于 2014-1-7 23:15
" M6 p4 N: P3 Y' ?上拉一下吧，我记得以前玩SPARTAN3的时候上电初始化配置的时候管脚是3态的
( M& w  r* R- j
好的，那我把PWRDWN管脚上拉，同时PWRDWN和FPGA的I/O管脚连接。
作者: helloyoung2008    时间: 2014-1-9 11:56
给你正解：
' h1 U* Q' v3 n! |. X% k  {0 k1. 需要确认两边电平是否匹配，如果相同电同，直接连上去。
) ~" k1 p3 T7 X2. 需要确认视频解码芯片PWRDOWN管脚内部是否有下拉电阻，如果没有，外部必需要加一个下拉电阻，用于刚上电时给PWRDOWN电平状态。因为FPGA管脚刚上电时是三态的！直到FPGA 从Flash里面加载mcs文件并运行，这个管脚才有电平状态！
作者: part99    时间: 2014-1-9 12:38
helloyoung2008 发表于 2014-1-8 22:56
' E% R0 Z  C) H- B3 D给你正解：6 j/ E. j) \% n2 n0 [, H0 p, c
1. 需要确认两边电平是否匹配，如果相同电同，直接连上去。6 J; B; i0 _7 a6 N1 c7 y
2. 需要确认视频解码芯片PWRDOWN ...
* j5 n, r& ~# \4 u0 w; I
赞同，板级设计的高手！
作者: ych634227759    时间: 2014-1-9 15:37
helloyoung2008 发表于 2014-1-9 11:567 L3 C9 r8 j( E9 f4 T; l0 E) w
给你正解：# i1 @  H" Q+ |- k( r' [
1. 需要确认两边电平是否匹配，如果相同电同，直接连上去。8 Z6 k3 |7 k& _% Y
2. 需要确认视频解码芯片PWRDOWN ...

3 x$ f& }6 o. t+ f! b不错，多谢！这个pwrdwn是低电平有效，且无内部上拉。FPGA和解码芯片都是LVCMOS3.3V，所以电平是一样的。FPGA上电的时候管脚处于三态，所以可以将解码芯片用4.7KΩ上拉，让它在上电时处于工作状态，接着再由FPGA来控制是否休眠，也就是给予PWRDWN管脚低电平。是吧？？
作者: helloyoung2008    时间: 2014-1-9 16:29
本帖最后由 helloyoung2008 于 2014-1-9 16:30 编辑 8 N3 @; ~9 K( l- t" c  c; ?* f
ych634227759 发表于 2014-1-9 15:37
+ Y3 R) o  T9 U& L5 ~  F不错，多谢！这个pwrdwn是低电平有效，且无内部上拉。FPGA和解码芯片都是LVCMOS3.3V，所以电平是一样的。 ...
# s6 ?8 g* C9 ^$ ?" O7 G4 W: A

% n( T# ~" y- T) G" n是的。



欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2