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标题: DDR3地址控制线规则设置 [打印本页]
作者: linking_ma    时间: 2013-12-17 10:28
标题: DDR3地址控制线规则设置
我想要的答案是如何设置这种规则？, T5 \$ j4 P7 U
我板子是CPU挂5片DDR3（其中一个是ECC）.CPU：U1， ECC：U2，后面4片DDR3：U3, U4，U5，U69 p$ g3 J; R4 V! c! @
把地址，控制走flyby结构，U1-> U2->U3 ->U4->U5->U6,时钟分别到每个片子。
+ |9 V! y8 T5 y1 Z2 E# y5 q
  B2 K$ I2 o& R  z- J& g7 o5 p1 |现在我想做成下面图片这种效果：
6 n: n+ V6 O6 Q$ uDDR_M1 (ADDR,CTRL,CLK一个match group,U1到U2相对等长,margin 25mil)
5 x% g8 {- _6 b' N9 gDDR_M2 (ADDR,CTRL,CLK一个match group,U1到U3相对等长,margin 25mil)# v$ e3 V4 N' v+ S
DDR_M3 (ADDR,CTRL,CLK一个match group,U1到U4相对等长,margin 25mil)
  x1 p8 ]  K* ~* v8 k8 GDDR_M4 (ADDR,CTRL,CLK一个match group,U1到U5相对等长,margin 25mil)- D, {& N5 W9 k; y
DDR_M5 (ADDR,CTRL,CLK一个match group,U1到U6相对等长,margin 25mil)
7 A4 q" }1 ?  f- B) q9 x(5个DDR3的位号不一样哈)
* ~+ [$ `8 \0 X/ p1 r1 L8 \  T$ ^4 h
我自己先把addr,ctrl,clk建立match group后，在只能对里面的一个net,如ADDR_A0，用sigxplorer，再设置规则。这样就会有个ECS，在图片的左上方的圆圈那All Constrains/User Defined 里面这个ECS.% |8 S/ {- {! ?  D
这样一来，拓扑不一样，如时钟，就不能用这个ECS。+ J4 t1 ]" T6 L

+ ?% p9 a# q; B( Q* @* z% z; h4 r2 c8 U( `$ G* v$ p/ z
但图片不是这样的，他的addr,ctrl,clk用的是同一种规则，用sigxplorer打开可以看得到。! J4 O& E1 B4 f8 k  q3 K" ]
一个ECS也没有，这样不同的拓扑可以用同种规则。+ b( B2 A# W+ n; F. Z- g

4 s1 G6 b$ X7 D! ^% e& b/ H这是如何设置的？
- [  U8 P3 j! U+ q, |9 v1 u$ m; F请高人指点，先谢过了！1 ~! p6 o( j  @' D( ]* K

' m+ m, H9 P9 ?$ Y% Q* _; U9 L& \5 V: v2 l- j2 V6 {" @

& ]) ^+ {+ E6 z

X1.PNG (69.58 KB, 下载次数: 0)

X1.PNG
作者: dzkcool    时间: 2013-12-17 11:30
这种多节点的net用sigxplorer创建match group容易乱，可能是用PinPair创建的match group
作者: 李明宗伟    时间: 2013-12-17 12:44
在上一个帖子我已经说过，你这个拓扑结构不一样，软件是不能通过类比给你生成约束的。, L; V! h0 {5 Q5 Z
1.addr,ctrl（它们有相同拓扑结构）为一组，通过sigxplorer创建group
, `- [9 D5 Y+ m9 N4 v2 z2.clock直接手动创建管脚对" i, \5 x5 R' A' N; W7 O% A& Z
3.手动将clock的管脚对添加到第一步创建的group中，达成。* [5 k2 m: ~' }% E0 M, M
作者: linking_ma    时间: 2013-12-17 14:49
李明宗伟 发表于 2013-12-17 12:44
! f0 A' P* w: ~在上一个帖子我已经说过，你这个拓扑结构不一样，软件是不能通过类比给你生成约束的。" y/ E6 r% }' _  U2 R0 }+ r9 d2 E
1.addr,ctrl（它们 ...
, T; r3 D* p# z, l  z6 b
很明显这不是我想要的。" k1 j  n+ e3 u" u( x0 ^( k6 O* u
分别建sigxplorer，这种方法就是我常用的。这样建立后,在All Constraints / User Defined里面就看得到建的ECS.& _4 K( k: V% `1 A% `/ n9 ~, ^, p
* `) u. w. b9 V% G% P' n
但我看别人画的板子，一个ECS也没有。4 W* `& i+ K2 z
所有网络的Referenced Electrical CSet 那一栏都是空的。
( v9 W4 K7 d0 t: ~4 d. x; J+ c9 b4 Q8 _3 ]' D8 p; K' m/ a
如果你对某个net 用sigxplorer设规则，那个net的Referenced Electrical CSet这栏就有那个规则名。% ^. {0 [+ Q/ X! n9 }# y5 |
& J, Q$ o+ e$ d8 u" X" V* C$ q
" q/ g) @6 B' P
作者: dzkcool    时间: 2013-12-17 15:16
手工创建每个net的PinPair，然后把PinPair创建成match group，或者开发程序自动处理
作者: 李明宗伟    时间: 2013-12-17 16:39
本帖最后由 李明宗伟 于 2013-12-17 16:44 编辑 1 l* i* t9 ~% ?* ]( X' z
linking_ma 发表于 2013-12-17 14:49
3 Z5 s5 X5 O: B  _很明显这不是我想要的。% {, R3 V1 o8 S( s
分别建sigxplorer，这种方法就是我常用的。这样建立后,在All Constraints / Use ...

2 q' S8 j; t* N' `5 T* d1 k) @% Y# I. C% r
唉，，，你直接输入约束值，而不是指定约束规则的话，Referenced Electrical CSet 也是空的。
6 D/ I" X0 n  R7 t
  n& B% ]. i$ T) o别人的做法一定就是好的，参考下就是了。
. w: b- a0 [# m# _% o
' ~$ o& H; _: M. \& Y, E, j6 M你自己试下在CM里面，直接建立几个管脚对，再用这几个管脚对创建match group，然后直接在delta：tolerance那里直接输入约束值，那Referenced Electrical CSet 也是空的，如你所愿了。但有意思吗？



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