EDA365电子工程师网

标题: S3C2416连接DDR2，四层板，问题求教 [打印本页]
作者: arkon    时间: 2013-9-17 20:24
标题: S3C2416连接DDR2，四层板，问题求教
本帖最后由 arkon 于 2013-9-17 20:33 编辑 8 W2 g* W4 D' e

! U* U6 l9 j) \/ V1 H自己参考别人的设计做了个四层板，简单布局后，对S3C2416连接DDR2的部分尝试了布线，现在有几个问题请教大家，望高手指点。' l0 M  Y: D  b' q' I( G
1.关于阻抗匹配的问题。在设计时没有加端接电阻，个人感觉只要能够控制好传输线的阻抗与源端匹配，是不是就可以解决阻抗匹配的问题？而这个阻抗控制可以通过板的层叠结构来实现，这个在加工PCB的时候是不是可以自己制定阻抗要求？
6 a7 c2 {* s8 v- i# p8 P0 j" ]' n2.本人能力实在有限，本来只想在顶层和底层走线，保证阻抗连续，但是后来发现实在没有办法，就把地址线和一部分数据线在电源层走线了，这样导致电源层不完整了，是否会影响阻抗连续？
) J! {" B  \) A, B2 G+ p* o; f3.关于等长的问题。数据线应该是分组等长的，因为只是尝试布线，仅仅布通了，考虑到后面可能走蛇形线。布线中有一部分数据线换层了，过孔对等长有什么影响？' j1 M3 r1 a: E8 a; j& X
4.时钟差分问题。实在不明白这个2416的两条时钟线引脚怎么这么远，走差分真感觉有点纠结，而且没办法也换层了，这个有没有什么影响？
% Y/ I8 H5 ?0 B1 g# N4 o本人没什么经验，很多东西感觉距离理想化实在有差距，不知道会不会有问题。但是空间和层数有限啊，BGA扇出把线序理清了真是够麻烦的。对Hyperlynx仿真也是一知半解，找个DDR2的IBIS也找不到。前期仿真的话好像也就是看看阻抗能不能匹配，至于时序好像只能控制等长了，也没什么仿真办法吧。3 h6 q) b8 T" b$ r
把PCB上传了，请高手指点。9 z1 T" [6 }( |6 M" I% C
使用的格式是PADS 9.3: p( I6 t3 W' |& D7 j% p% }. \

* g( i, B/ B/ {8 K6 z4 `1 Z0 }
- x) y6 r* M2 B1 ^3 X3 A担心有些朋友的软件版本低，再传个2007的。! L+ a3 t3 Z1 R! ]; x& A4 r
3 x5 ~; G* S5 O2 F5 k' n
) M( O4 t8 @1 L8 r

BRD2416.jpg (125.44 KB, 下载次数: 3)

BRD2416.jpg

BRD2416.rar

37.33 KB, 下载次数: 49, 下载积分: 威望 -5

PADS 9.3

BRD2416-PADS2007.rar

37.15 KB, 下载次数: 34, 下载积分: 威望 -5

PADS 2007
作者: jimmy    时间: 2013-9-18 08:52
1.关于阻抗匹配的问题。在设计时没有加端接电阻，个人感觉只要能够控制好传输线的阻抗与源端匹配，是不是就可以解决阻抗匹配的问题？而这个阻抗控制可以通过板的层叠结构来实现，这个在加工pcb的时候是不是可以自己制定阻抗要求？
1 f* `+ c" e" z/ W+ B" _Q1:是，是
: Y, J( v% W9 P$ }
! X" P- h( P5 x3 h- ]5 e2.本人能力实在有限，本来只想在顶层和底层走线，保证阻抗连续，但是后来发现实在没有办法，就把地址线和一部分数据线在电源层走线了，这样导致电源层不完整了，是否会影响阻抗连续？4 ]  f7 z5 O5 j

& ?6 c! o2 K" I/ c% y' v" w# K
2 E4 c/ p* P$ h1 ~' GQ2:是/ a. [0 O5 m# ]: S" W) S
8 i/ z4 s9 ~! k7 b
3.关于等长的问题。数据线应该是分组等长的，因为只是尝试布线，仅仅布通了，考虑到后面可能走蛇形线。布线中有一部分数据线换层了，过孔对等长有什么影响？: w5 K) T+ z! c. u( j

; z$ a/ X& V8 I- j( N) w7 e/ H4 VQ3:过孔会带来延时，容抗的变化。数据线同一组的过孔数量应该一致。- z3 }! _* I% N7 S9 e

7 W% [) B$ M" h0 O) d2 d
3 l* ]4 |5 j2 T/ z, R0 M4.时钟差分问题。实在不明白这个2416的两条时钟线引脚怎么这么远，走差分真感觉有点纠结，而且没办法也换层了，这个有没有什么影响？
0 v, n4 S9 S: O8 i" |. Q
, u; ^) d! C+ R, p% q$ eQ4:从引脚出来后就要在一起了。引脚是芯片厂商这样做的。你也没办法。
; P4 X1 }3 |& e+ z
作者: 457958672    时间: 2013-9-18 09:18
你的DDR旋转90度是否会更好呢？
作者: arkon    时间: 2013-9-18 09:54
jimmy 发表于 2013-9-18 08:521 R* T) ?0 U9 V$ }, T8 T
1.关于阻抗匹配的问题。在设计时没有加端接电阻，个人感觉只要能够控制好传输线的阻抗与源端匹配，是不是就 ...

' x  A* o1 Q7 _; x" \+ P  k多谢jimmy大师指点。对于第二点，阻抗影响有多大还有过孔对延时造成的影响要怎么确定呢？是要靠仿真吗？
作者: arkon    时间: 2013-9-18 10:01
457958672 发表于 2013-9-18 09:181 V0 z  @& k4 x
你的DDR旋转90度是否会更好呢？

; b+ H% s/ B  W5 P说的有道理，这样地址线和数据线的长度可能更容易做到等长。不过这个DDR2的BGA扇出可能就不大好弄了。很难做到数据线在一个层上。
作者: ALLEGROPCB    时间: 2013-9-18 10:43
4层板 3层走线好像没办法做阻抗哦。 做出来不准。 另外 S3C2416 我设计过，这个挂的是DDR2 。要等长才行。不然要出问题。
作者: 457958672    时间: 2013-9-18 10:57
ALLEGROPCB 发表于 2013-9-18 10:43
4 N0 a4 C4 G9 q" y  n4层板 3层走线好像没办法做阻抗哦。 做出来不准。 另外 S3C2416 我设计过，这个挂的是DDR2 。要等长才行。 ...
7 m; C/ y9 W0 e
他这应该两层就能够拉完完线吧
作者: 457958672    时间: 2013-9-18 10:59
arkon 发表于 2013-9-18 10:01
$ \$ q1 k  W! b* [' @& _0 h. g说的有道理，这样地址线和数据线的长度可能更容易做到等长。不过这个DDR2的BGA扇出可能就不大好弄了。很 ...

  l' F8 h( m0 G+ S你的数据线基本都要打孔的  BGA也还好吧
作者: arkon    时间: 2013-9-18 13:00
ALLEGROPCB 发表于 2013-9-18 10:43
( t" e" y. B+ _+ d7 X2 s& K4层板 3层走线好像没办法做阻抗哦。 做出来不准。 另外 S3C2416 我设计过，这个挂的是DDR2 。要等长才行。 ...

: O2 P2 D) B% Q对的，第三层确实没有办法控制阻抗，四层的话看来只能走顶层和底层了。不过用电源平面做阻抗控制可能相对地平面来说要差一些。
作者: arkon    时间: 2013-9-18 13:04
457958672 发表于 2013-9-18 10:59
! K& y2 x9 x" f+ s你的数据线基本都要打孔的  BGA也还好吧
' Q1 U: [; ?9 U4 F( p: {
嗯，看来必须得研究研究过孔了。打孔是没办法避免的。DDR2布线指导说尽量不要换层，而且同组信号要做在同一个层上，那就有点难了。还是应该尽量在顶层和底层布线，中间电源平面还是不要破坏的好。
作者: arkon    时间: 2013-9-18 13:44
刚发现了个问题，Hyperlynx仿真过孔还是个麻烦，好像还需要额外的license。



欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2