EDA365电子工程师网
标题:
【请教】DEHDL/DECIS+Allegro的module reuse与交互
[打印本页]
作者:
hdjun
时间:
2013-8-27 10:52
标题:
【请教】DEHDL/DECIS+Allegro的module reuse与交互
本帖最后由 hdjun 于 2013-8-27 10:54 编辑
$ o8 \& w* ^9 h8 }* x6 Z
& g, s8 h, ^* r9 p/ T
请教一下，如下情形，可以使用allegro的模块功能吗？
/ ?, g% G$ k; \( {, t
A 板 12 层， 设计工具 Design Entry HDL + Allegro
, ~* q! x, P# F; z' V
B 板 12 层， 设计工具 Design Entry CIS + Allegro
. R7 Z$ |: Z4 l4 \9 I5 T/ W
A 与 B 板具有相同的叠层设计，并通过 400 pin的FMC 连接器连接，
* f) F% _% f- s B* L
现在想把连接器去掉，做到一块板子上，由于A板是模拟数字混合板，较大， B板是数字板，较小，所以想把B板生成模块，加入A板的设计中，请问这样可以吗，可能性有多大？
3 D. S2 c& `" b1 ~: ^* F
/ _! J8 |7 P$ e* A
具体问题：
' C3 N( j7 u5 F: `- D9 R
1. 如何将生成的CIS/Capture原理图以模块或者BLOCK的形式加入DEHDL中？
' ]7 k1 q. A2 j8 }3 n0 `7 o
2. 如果1可以的话，生成新的网表后，如何让allegro知道调用预先生成的模块？（B 板预先create module）
3 ?' c6 M4 X4 n0 ~: O- {2 E2 D6 _
# _/ O- y/ t2 U+ T2 p
涉及CIS和HDL两个原理图工具的交互，小弟不是很熟DEHDL，特来请教。
作者:
flyingc381
时间:
2013-8-27 11:03
基本不可行，，
4 n4 _: G% Y. g6 z
; @4 R+ L9 Z! }* s% q; A
其它办法，，
/ O' A( \% X* G) @+ f
! I3 d, T) u# }
把两个板子相同部分的的位号做成相同的，，用placement和sub-drawing倒是可行。
作者:
hdjun
时间:
2013-8-27 12:08
不会吧。。。
' [# K0 C5 z/ |3 R T
两个板子上没有相同的部件啊，只有需要连接的net在最终生成网表时需要相同吧？我不太明白sub-drawing...是那种分工画板吗？partition design?
作者:
hdjun
时间:
2013-8-27 12:15
用DEHDL的人多吗，知道Tektronix是用HDL的，国外用的人比较多
欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/)
Powered by Discuz! X3.2
不会吧。。。