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标题:
【请教】DEHDL/DECIS+Allegro的module reuse与交互
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作者:
hdjun
时间:
2013-8-27 10:52
标题:
【请教】DEHDL/DECIS+Allegro的module reuse与交互
本帖最后由 hdjun 于 2013-8-27 10:54 编辑
/ o' J6 j" S) l5 S" N7 K2 R
7 I! C/ Y7 x* e, i2 J
请教一下，如下情形，可以使用allegro的模块功能吗？
4 L: j# _8 z4 i- ]8 B/ U
A 板 12 层， 设计工具 Design Entry HDL + Allegro
3 O0 q# c$ y8 S1 r7 F5 A- j- p6 J
B 板 12 层， 设计工具 Design Entry CIS + Allegro
+ E; X/ J9 A& h& x
A 与 B 板具有相同的叠层设计，并通过 400 pin的FMC 连接器连接，
) m0 a# e: D' b0 Y6 ]
现在想把连接器去掉，做到一块板子上，由于A板是模拟数字混合板，较大， B板是数字板，较小，所以想把B板生成模块，加入A板的设计中，请问这样可以吗，可能性有多大？
3 {+ `& l2 B5 q$ c3 ^& B
9 o9 @' q' _6 ?6 X6 S8 A) B9 ~" C
具体问题：
7 I/ s A0 v8 K8 T! k% t4 H5 Y
1. 如何将生成的CIS/Capture原理图以模块或者BLOCK的形式加入DEHDL中？
# Y' F0 l, P; @0 S/ p) _, W
2. 如果1可以的话，生成新的网表后，如何让allegro知道调用预先生成的模块？（B 板预先create module）
* G e# N4 @ c! F4 Q' d' ]4 f
% C5 ]: c/ M7 U! i1 N
涉及CIS和HDL两个原理图工具的交互，小弟不是很熟DEHDL，特来请教。
作者:
flyingc381
时间:
2013-8-27 11:03
基本不可行，，
m; u' [ }! w) X7 O" ~8 Z' G
7 t5 `* c, M7 K
其它办法，，
: a& e- T- c. O
! U3 `, l2 w7 D8 z
把两个板子相同部分的的位号做成相同的，，用placement和sub-drawing倒是可行。
作者:
hdjun
时间:
2013-8-27 12:08
不会吧。。。
% x4 Z! Y2 L) e) i- s
两个板子上没有相同的部件啊，只有需要连接的net在最终生成网表时需要相同吧？我不太明白sub-drawing...是那种分工画板吗？partition design?
作者:
hdjun
时间:
2013-8-27 12:15
用DEHDL的人多吗，知道Tektronix是用HDL的，国外用的人比较多
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不会吧。。。